[发明专利]CMOS架构的隧穿场效应晶体管(TFET)以及制造N型和P型TFET的方法

说明书

技术领域

本发明的实施例属于半导体器件领域，并且具体而言，属于CMOS架构的隧穿场效应晶体管(TFET)和制造N型和P型TEFT的方法的领域。

背景技术

过去几十年中，集成电路中特征的的按比例缩放已经是日益增长的半导体产业的驱动力。按比例缩放到越来越小的特征使得半导体芯片的有限基板面(real estate)上增加功能单元的密度。例如，缩小晶体管尺寸容许在芯片上并入增加数量的存储器件，导致制造具有增加容量的产品。然而，对更多容量的驱动不是没有问题。优化每一个器件的性能的必要性变得越来越显著。

在集成电路器件的制造中，随着器件尺寸继续按比例缩小，诸如三栅极晶体管之类的多栅极晶体管已经变得更加普遍。在传统工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些情况下，由于体硅衬底的较低成本，并且因为体硅衬底实现了不太复杂的三栅极制造工艺，所以体硅衬底是优选的。然而，在体硅衬底上，三栅极晶体管的制造工艺在将金属栅极电极的底部与在晶体管本体底部的源极和漏极延伸尖端(即，“鳍”)对准时常常遇到问题。当在体衬底上形成三栅极晶体管时，出于最佳栅极控制并且为了减小短沟道效应，需要适当的对准。例如，如果源极和漏极延伸尖端比金属栅极电极更深，则会发生穿通。替换地，如果金属栅极电极比源极和漏极延伸尖端更深，则结果会是不受欢迎的栅极电容寄生现象。

已经尝试了许多不同技术来减小晶体管的结漏。然而，在结漏抑制领域中仍需要显著的改进。

附图说明

图1示出了(a)根据本发明的实施例的具有无应变的Ge或GeSn窄本体的同质结TFET器件的一部分，和(c)根据本发明的实施例的具有无应变的窄源极/沟道结的异质结TFET器件的一部分。在(b)中，示出了对应于(a)的弛豫的5nm Ge双栅极器件的主带边沿(leading band edge)。在(d)中示出了(c)的结构的带排列的前边沿。

图2A示出了根据本发明的实施例的平面双轴拉伸应变的Ge或GeSn同质结TFET器件的一部分的成角度的视图。

图2B示出了根据本发明的实施例的基于悬浮纳米线或纳米带Ge或GeSn同质结的TFET器件的一部分的成角度的并且局部横截的视图。

图2C示出了根据本发明的实施例的基于三栅极或鳍式场效应晶体管Ge同质结的TFET器件的一部分的成角度的视图。

图3A示出了根据本发明的实施例的具有拉伸应变的Ge区的垂直TFET器件的一部分的成角度的视图。

图3B示出了根据本发明的实施例的具有拉伸应变的Ge区的另一个垂直TFET器件的一部分的成角度的视图。

图3C示出了根据本发明的实施例的具有拉伸应变的Ge区的再另一个垂直TFET器件的一部分的成角度的视图。

图4示出了根据本发明的实施例的具有拉伸应变的Ge_1-ySn_y区的垂直TFET器件的一部分的成角度的视图。

图5是根据本发明的实施例的在大约300K温度的体弛豫的Ge的能带图500。

图6是根据本发明的实施例的四个L谷的鳍式场效应晶体管器件的沿不同限制取向的电子质量的表。

图7是根据本发明的实施例的N型和P型无应变Ge器件的仿真的漏极电流(ID)随栅极电压(VG)变化的函数关系的绘图。

图8是根据本发明的实施例的仿真的能量(meV)随双轴应力(MPa)体Ge器件变化的函数关系的绘图。

图9A是根据本发明的实施例的N型和P型应变和无应变Ge器件的仿真的漏极电流(ID)随栅极电压(VG)变化的函数关系的绘图。

图9B是根据本发明的实施例的P型应变Ge器件或III-V族材料器件中的仿真的漏极电流(ID)随栅极电压(VG)变化的函数关系的绘图。

图10A是根据本发明的实施例的示出了使用Jaros带偏移理论计算的GeSn中的直接带隙和间接带隙与Sn含量的关系的绘图1000A。

图10B是根据本发明的实施例的描绘了Ge_1-x-ySi_xSn_y三元合金的过渡的绘图1000B。

图11A是根据本发明的实施例的描绘了对于不同线尺寸的在图3A中所示出的结构的应力仿真的绘图。

图11B是根据本发明的实施例的描绘了在图3B中所示出的结构的应力仿真的绘图。

图11C是根据本发明的实施例的描绘了在图3C中所示出的结构的应力仿真的绘图。