[发明专利]碳化硅半导体装置及其制造方法

说明书

技术领域

本发明涉及碳化硅半导体装置及其制造方法，详细地说，涉及沟槽栅极型的碳化硅半导体装置。

背景技术

作为高耐压、低损失、并且能够高速开关的半导体装置，使用碳化硅半导体装置。特别是，沟槽栅极型的碳化硅半导体装置与通常的平面型的碳化硅半导体装置相比，每单位面积的沟道密度更高，能够增大电流量，并且能够期待导通(ON)电阻的降低。

在沟槽栅极型的碳化硅半导体装置中，一般来说，在n型半导体基板上，形成由低缺陷密度的n型半导体构成的外延层，进而形成p型半导体层。在表面形成与源极电极连接的n型高浓度层(n⁺层)、以及与上述p型半导体层连接的p型高浓度层(p⁺层)，以贯通p型半导体层的方式形成沟槽。

在沟槽栅极型的碳化硅半导体装置中，在沟槽中埋入栅极绝缘膜以及栅极电极材料，形成栅极电极。一般来说，沟槽被形成为细长的形状。因此，与在半导体装置的表面平坦地形成栅极电极的平面型相比，能够提高栅极电极的密度，所以能够提高每单位面积的沟道密度，实现导通电阻的降低。但是，由于较深地掘入沟槽，所以碳化硅半导体装置的背面的漏极电极与沟槽内的栅极电极的距离变短，电场强度变高。在这种状况下，有可能产生绝缘击穿，同时达到由导通电阻的降低带来的高效化和高耐压化是困难的。

针对该课题，提出了在与沟槽相分离的部分，与沟槽的深度相同地、或者比沟槽的深度更深地形成p型阱区，来改善耐压的构造(专利文献1)。耗尽层从该深的p型阱区与其正下方的n型漂移层的接合部扩展而保护沟槽底部，能够缓和碳化硅半导体装置的背面的漏极电极与栅极绝缘膜之间的电场强度，能够提高耐压。

现有技术文献

专利文献

专利文献1：日本特开2009-117593号公报

发明内容

然而，如专利文献1那样，在沟槽底部形成耗尽层，能够降低栅极绝缘膜中的电场强度，但电场最集中且成为高电场的沟槽的下端的角部分暴露于漂移层，所以有时通过耗尽层无法完全保护。因此，无法充分地缓和电场强度，无法大幅改善耐压。另外，如果使p型阱区接近于沟槽，则耗尽层容易到达沟槽下端，能够缓和对栅极绝缘膜施加的电场强度，能够提高耐压。但是，同时使得在使该使半导体装置导通时的电流路径变窄，所以电阻变高，无法达到高效化。即，在碳化硅半导体装置中，存在难以同时得到导通时的高效化、与截止(OFF)时的高耐压化这样的问题。

本发明是鉴于上述情况而完成的，其目的在于，缓和沟槽内的栅极绝缘膜与漏极电极之间的电场集中，实现高耐压化，并且实现导通电阻的降低，得到高效的碳化硅半导体装置。

为了解决上述课题并达到目的，本发明具有：第1导电类型的碳化硅半导体基板；漂移层，形成于第1导电类型的碳化硅半导体基板的第1面；沟槽，在漂移层中形成，在内部隔着栅极绝缘膜形成了栅极电极；第2导电类型的高浓度阱区，与沟槽隔出间隔地形成，并且比沟槽深；以及第2导电类型的体区域，被形成为从相比沟槽的底部而更靠上侧的位置朝向第2导电类型的高浓度阱区的底部变深。

发明效果

本发明的碳化硅半导体装置被形成为第2导电类型的体区域从相比处于沟槽的底部端的栅极电极端更靠上侧的位置朝向p型高浓度阱区的底部变深。换而言之，做成将沟槽埋入到第2导电类型的体区域的构造，所以在碳化硅半导体装置截止时，耗尽层从漂移层与体区域的接合部分起扩展，能够缓和向沟槽的底部端的电场集中，另外，将第2导电类型的高浓度阱区形成得比沟槽深，所以第2导电类型的高浓度阱区吸引来自漏极电极的电场，能够提高耐压。另外，在碳化硅半导体装置导通时，在沟槽正下方没有耗尽层，沟槽旁边的电流路径不受体区域妨碍而形成沟道，碳化硅半导体装置导通时的电阻低，能够达到高效化。因此，能够同时达到碳化硅半导体装置导通时的高效化、截止时的高耐压化。

附图说明

图1是本发明的实施方式1的碳化硅半导体装置的俯视图。

图2(a)以及(b)是本发明的实施方式1的碳化硅半导体装置的剖面图，(a)是图1的A-A剖面图，(b)是图2(a)的局部放大图。

图3(a)～(d)是示出本发明的实施方式1的碳化硅半导体装置的制造方法的工序剖视图。

图4(a)以及(b)是示出本发明的实施方式1的碳化硅半导体装置的制造方法的剖面图。

图5是示出与本发明的实施方式1比较的构造A的剖面图。

图6是示出与本发明的实施方式1比较的构造B的剖面图。