[发明专利]用于适应性优化通信设备的电源中的功率耗散和广播功率的装置、系统和方法无效

专利信息
申请号: 201380054500.7 申请日: 2013-10-15
公开(公告)号: CN104737532A 公开(公告)日: 2015-06-24
发明(设计)人: 尼雷·亚尼;道格拉斯·韦伯;乔纳森·惠特灵顿;杰弗里·伯克曼;李海峰 申请(专利权)人: 普罗秋斯数字健康公司
主分类号: H04N5/63 分类号: H04N5/63;H04N21/443
代理公司: 北京弘权知识产权代理事务所(普通合伙) 11363 代理人: 李少丹;毋二省
地址: 美国加利*** 国省代码: 美国;US
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摘要:
搜索关键词: 用于 适应性 优化 通信 设备 电源 中的 功率 耗散 广播 装置 系统 方法
【说明书】:

引言

本公开大体针对用于适应性优化通信设备的电源中的功率耗散和广播功率的技术。更具体而言,本公开针对用于适应性优化可摄取式通信设备的电源中的功率耗散和广播功率的技术。尤其是,本公开针对用于对可摄取式事件标示器(IEM)适应性优化功率耗散或适应性优化广播功率(或其组合)的技术,所述可摄取式事件标示器在相异材料暴露于导电液体而溶解时充当流电电源、例如电池。一旦以上述方式通电,IEM则传递广播信号,这将在下文中更详细地描述。相应地,可能期望在IEM广播周期期间优化信号的传输,同时将从流电电池源中移除的电荷最小化。还可能期望的是通过控制在广播周期期间从电池流出的电流与传输脉冲的脉冲宽度的组合、并且权衡输出电荷与预定的电池恢复电压或电池阻抗测量来优化信号传输。

本公开还大体针对用于判断在可摄取式通信设备进入操作的高电流消耗模式之前电池功率的可用性的装置、系统和方法。对于可摄取式设备诸如IEM的操作,电池阻抗是由随时间的材料溶解量来确定的,并且可能以十倍或更多倍来变化,可能期望获知在执行广播通信操作之前电池能够维持预定的电流消耗。

本公开还大体针对使用衬底作为负端子的集成电路的装置、系统和方法。对于使用P型原材料的互补金属氧化物半导体(CMOS)设备,使其衬底涉及系统的最负电位并不少见。对于可摄取式设备(诸如IEM),这样的衬底连接形成电源的负端子,而半导体晶片的顶部连接至电源的正端子。在这样的配置之下,可能难以在晶片的顶侧提供负端子连接,这是由于存在正端子在电源激活期间短路的可能性、或者导致两个端子之间的泄漏电流增大的可能性。这种仅在晶片的顶侧提供负端子并且依赖于衬底连接的困难,可能导致在晶片分类测试中的测量不准确性,这是由于存在从衬底到连接至负端子的片上电路的阻抗。相应地,可能期望提供这样的负端子连接,其能够位于晶片的顶侧,仅在测试模式期间被激活并且在操作的所有其他模式期间处于高阻抗状态。

本公开还大体针对用于在可摄取式设备(诸如IEM)中将电源与广播功率源分离的装置、系统和方法。在典型的架构中,数字电路、模拟电路和I/O电路之间共享IEM的电源。这种电源共享导致需要额外的电路而在广播之前将共享的电源与模拟和/或数字电路断开从而不影响其操作,并且将足够的电荷储存在存储设备上使得在电源与这些电路断开时模拟电路和数字电路保持可操作。相应地,可能期望提供如下方法,通过所述方法IEM电源能够物理性地分离成允许移除电荷存储设备的具有预定值的多个电源。此外,可能期望提供用以使数字和模拟电路从任何耦接效应去敏感化的架构,所述耦接效应是一个电源与另一电源的紧密靠近所可能导致的。

发明内容

在一个方面中,提供一种在广播数据包的通信期间优化传送给接收器的功率的同时稳定电池设备的电池电压的方法。所述方法包括:通过逻辑电路来接收广播数据包,所述广播数据包具有预定数目的比特,用于被控制器传递至远离于控制器而设置的接收器;通过逻辑电路来判断,在广播数据包的预定数目的比特的第一子集上,采样的电池电压大于、或小于、或等于额定电池电压的周期数目;以及基于所计数的周期数目,其中采样的电池电压不等于额定电池电压超过所计数的周期总数目的一半,来执行上调过程或下调过程。

附图说明

图1是相异金属位于相对端部的事件指示器系统的一个方面的框图表示。

图2是可已被用在图1的系统中的所用的控制设备的一个方面的框图表示。

图3是与接收器通信的事件指示器系统的一个方面的框图。

图4A示出提供比传输信号重复周期更长的嗅探周期(sniff period)的信标开关模块的一个方面的图。

图4B示出提供短但频繁的嗅探周期以及提供长传输数据包的信标开关模块的一个方面。

图5示出用于自动校准过程的判决逻辑的一个方面。

图6示出用于自动校准上调过程的判决逻辑的一个方面。

图7示出用于自动校准下调过程的判决逻辑的一个方面。

图8示出用于判断在可摄取通信设备进入操作的高电流消耗模式之前的电池可用性的电池可用性判断电路的一个方面。

图9示出用于提供负端子连接的电路图,该负端子连接可位于晶片的顶侧、仅在测试模式期间被激活并且在操作的所有其他模式期间处于高阻抗状态。

具体实施方式

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