[发明专利]硅上Ⅲ-N半导体结构和技术

说明书

本发明公开了硅上Ⅲ‑N半导体集成电路结构和技术。在一些情况下，所述结构包括形成在成核层上的第一半导体层，所述第一半导体层包括位于所述成核层上并且具有多个3‑D半导体结构的3‑D GaN层、以及位于所述3‑D GaN层上的2‑D GaN层。所述结构还可以包括形成在所述第一半导体层上或内的第二半导体层，其中，所述第二半导体层包括位于所述2‑D GaN层上的AlGaN层以及位于所述AlGaN层上的GaN层。另一种结构包括形成在成核层上的第一半导体层以及形成在所述第一半导体层上或内的第二半导体层，其中，所述第一半导体层包括位于所述成核层上的2‑D GaN层，所述第二半导体层包括位于所述2‑D GaN层上的ALGaN层和位于所述ALGaN层上的GaN层。

背景技术

在深亚微米工艺节点(例如，32nm及以后)中的集成电路(IC)设计包含若干重大挑战，并且硅(Si)上氮化镓(GaN)器件已经面临特定复杂情况。持续的工艺缩放将趋于加剧这种问题。

附图说明

图1A是根据本发明的实施例配置的集成电路(IC)的侧截面图。

图1B是根据本发明的另一个实施例配置的IC的侧截面图。

图1C是根据本发明的另一个实施例配置的IC的侧截面图。

图1D是根据本发明的另一个实施例配置的IC的侧截面图。

图2A是根据本发明的实施例配置的IC的截面图。

图2B是根据本发明的另一个实施例配置的IC的截面图。

图3A是根据本发明的实施例配置的IC的截面图。

图3B是根据本发明的另一个实施例配置的IC的截面图。

图4示出了根据本发明的示例性实施例的计算系统，该计算系统是利用由本文中所公开的缺陷密度和/或裂纹密度减小技术中的一种或多种技术所形成的集成电路结构或器件来实施的。

如将领会的，附图不一定是按比例绘制的，也不是要将所要求保护的本发明限制为所示具体构造。例如，虽然一些附图总体上指示直线、直角和平滑表面，但是给定实施例的实际实施方式可以具有不那么完美的直线、直角等，并且鉴于集成电路(IC)制备的真实世界限制，一些特征可以具有表面拓扑结构或者在其它情况下是非平滑表面。简而言之，附图仅被提供用于示出示例性结构。在附图中，各图中示出的每个相同或近似相同的部件可以用相同的附图标记表示。出于清楚的目的，可以不在每个附图中标出每一个部件。本实施例的这些和其它特征将通过结合本文所描述的附图来阅读以下具体实施方式而得到更好的理解。

具体实施方式

公开了硅上Ⅲ-N半导体集成电路结构和技术。在一些情况下，结构包括形成在成核层上的第一半导体层，第一半导体层包括位于成核层上并且具有多个三维半导体结构的三维GaN层、以及三维GaN层上的二维GaN层。结构还可以包括形成在第一半导体层上或内的第二半导体层，其中，第二半导体层包括位于二维GaN层上的AlGaN和位于AlGaN层上的GaN层。另一种结构包括：形成在成核层上的第一半导体层，第一半导体层包括位于成核层上的二维GaN层；以及形成在第一半导体层上或内的第二半导体层，其中，第二半导体层包括位于二维GaN层上的ALGaN和位于ALGaN层上的GaN层。可以使用所公开的技术形成的一些示例性结构可以包括但不限于：硅上氮化镓(Si上GaN)、硅上氮化铝镓(Si上AlGaN)、硅上氮化铝铟(Si上AlInN)等。在一些情况下，使用所公开的技术提供的给定结构可以呈现例如：(1)减小的缺陷密度；(2)减小的表面裂纹密度；和/或(3)提高的表面平滑度(例如，结构的顶层/有源层的表面平滑度)。在一些情况下，可以减小缺陷密度，并且在同时消除表面裂纹时提高或保持表面平滑度。鉴于本公开内容，多种构造和变型将是显而易见的。

概述