[发明专利]可配置的嵌入式存储器系统

说明书

技术领域

实施例涉及集成电路装置(“IC”)。更具体来说，实施例涉及用于IC的可配置嵌入式存储器系统。

背景技术

IC已随着时间变得更“密集”，即，更多逻辑特征已在给定大小的IC中实施。因此，电力消耗已变成越来越显著的问题。此外，应用已随时间变得对速度要求更高。因此，操作的频率已变成越来越显著的问题。因此，提供具有减小的电力消耗及/或较高的性能的IC是合意的且有用的。

发明内容

一或多个设备一般涉及用于IC的可配置嵌入式存储器系统。

一种设备一般涉及存储器模块。此存储器模块是可配置的硬宏(hard macro)。此存储器模块的一部分包含数据输入多路复用器，其经耦合以在级联的数据与直接/总线输送的数据之间进行选择。此部分进一步包含：存储器，其经耦合以从数据输入多路复用器接收输出以用于存储在其中；及寄存器输入多路复用器，其经耦合以在来自所述存储器的读取的数据与所述级联的数据之间进行选择。此部分还进一步包含：寄存器，其经耦合以从所述寄存器输入多路复用器接收输出；锁存器/寄存器模式多路复用器，其经耦合以在来自所述存储器的所述读取的数据与来自寄存器的寄存的数据之间进行选择；及数据输出多路复用器，其经耦合以在所述级联的数据与来自所述锁存器/寄存器模式多路复用器的输出之间进行选择以提供输出数据。

另一设备一般涉及存储器模块。此存储器模块是可配置的硬宏。在此存储器模块中包含多个数据入多路复用器，每一数据入多路复用器具有数据入输入端口、第一级联输入端口、级联/数据入选择端口及写入数据输出端口。包含多个存储器块，每一存储器块具有写入数据输入端口、第一时钟端口及读取数据输出端口。包含多个管线多路复用器，每一管线多路复用器具有第一读取数据输入端口、第二级联输入端口、管线选择端口及寄存器数据输出端口。包含多个寄存器，每一寄存器具有寄存器数据输入端口、寄存数据输出端口及第二时钟端口。包含多个数据出多路复用器，每一数据出多路复用器具有第二读取数据输入端口、寄存数据输入端口、寄存/不寄存选择端口及块输出端口。包含多个控制多路复用器，每一控制多路复用器具有第三级联输入端口、块输入端口、控制选择端口及数据出端口。

又一设备一般涉及第一及第二存储器模块。此第一存储器模块是作为第一可配置硬宏而提供，且此第二存储器模块是作为第二可配置硬宏而提供。所述第一存储器模块处于比所述第二存储器模块高的堆叠层级处。所述第一存储器模块具有彼此分开的第一上部存储器块及第一下部存储器块。所述第二存储器模块具有第二上部存储器块及第二下部存储器块。所述第一存储器模块的与所述第一上部存储器块相关联的第一级联输入节点耦合到所述第二存储器模块的与所述第二上部存储器块相关联的第一数据出节点，从而提供包含所述第一上部存储器块及所述第二上部存储器块的第一存储器列。所述第一存储器模块的与所述第一下部存储器块相关联的第二级联输入节点耦合到所述第二存储器模块的与所述第二下部存储器块相关联的第二数据出节点，从而提供包含所述第一下部存储器块及所述第二下部存储器块的第二存储器列。

附图说明

附图展示示范性实施例。然而，附图不应被视为限制所展示的实施例，而是仅用于解释及理解。

图1为描绘柱状的现场可编程门阵列(“FPGA”)架构的示范性实施例的简化框图。

图2是描绘IC芯片的示范性存储器系统的框图。

图3-1是描绘随机存取存储器块(“BRAM”)的示范性上部或下部部分的框图/电路图。

图3-2是描绘示范性级联控制块的框图。

图4是描绘BRAM模块的示范性堆叠的框图/电路图。

图5是描绘示范性解码表的表图。

图6是描绘根据解码表的示范性堆叠的框图/电路图。

图7是描绘示范性四深独热级联模式(“级联模式”)。

图8是描绘经配置以用于数据出级联管线模式(“管线级联模式”)的示范性堆叠的框图/电路图。

图9是描绘用于图8的示范性堆叠的示范性四深管线级联模式(“级联模式”)的信号时序图。

图10是描绘耦合到此堆叠的输入侧及输出侧上的可编程结构资源的示范性上部或下部部分堆叠的框图/电路图。

图11是描绘具有如一般由粗黑线指示的数据路径的示范性收缩模式或先入先出缓冲器(“FIFO”)模式的图10的框图/电路图。

图12-1是描绘具有如一般由粗黑线指示的数据路径的示范性低功率寄存器模式的图10的框图/电路图。