[发明专利]功率选通高速缓存存储器的一部分

说明书

背景技术

处理器功率耗散对于从低端移动处理器到高端服务器处理器的各种类型的处理器成为问题。在处理器组件之中，高速缓存存储器是处理器的面积以及晶体管数的主要部分，并耗费大量的泄漏功率。例如，对于典型的市场上销售的多核处理器，40％的总泄漏功率是由于末级缓存(LLC)和互连。

尽管通过关掉高速缓存存储器的某些部分来降低高速缓存的泄漏功率可以降低处理器功耗，但是，在实践中难以关掉LLC的同等部分，因为它通常被实现为共享存储器结构，在该结构中，系统的所有存储器地址的一部分被静态地映射到每一LLC部分。如此，即使多核处理器的一个核正在操作，所有LLC切片都在活跃中，以服务被映射到切片的存储器请求。如此，对于当前处理器中的高速缓存存储器，功率节省机会有限。

附图简述

图1是根据本发明实施例的系统的一部分的框图。

图2是根据本发明实施例的多区块多处理器的一个区块的框图。

图3是根据本发明的一个实施例的执行自适应本地高速缓存功率管理中涉及的组件的高级别架构框图。

图4是根据本发明一实施例的方法的流程图。

图5是根据本发明的一个实施例的处理器核的框图。

图6是根据本发明一实施例的多核处理器的框图。

图7是根据本发明一实施例的系统的框图。

具体实施方式

在各实施例中，诸如多区块芯片多处理器(CMP)之类的多核处理器可以配备有多级别高速缓存存储器层次结构。在此层次结构中，高速缓存存储器的每一级别都可以排列为私有的部分，每一私有的部分都与给定核或其他高速缓存代理相关联。如此，实现专用高速缓存组织，以允许使与高速缓存代理相关联的本地LLC部分或切片在某些情况下能够被动态地功率选通的实施例。如下文所描述的，LLC切片的这种动态功率选通可在存在下列情况中的至少一种时发生：(i)相关联的核处于低功率状态(诸如给定睡眠状态)；以及，(ii)层次结构中的较低高速缓存级别(例如，中级高速缓存(MLC))为在核上运行的应用或其他工作负荷的执行提供足够的容量。如此，总的芯片功率可以显著降低。虽然此处所描述的各实施例是相对于对LLC的功率选通，但是，可以理解在其他实施例中，可以功率选通多级别高速缓存层次结构的不同级别。

现在参考图1，所示是根据本发明的实施例的系统的一部分的框图。如图1所示，系统100可以包括各种组件，包括处理器110，如图所示，该处理器110是多核处理器。处理器110可以通过外部电压调节器160耦合到电源150，调节器160可以执行第一电压转换，以向处理器110提供经初步调节的电压。

可以看出，处理器110可以是包括多个区块120_a-120_n的单管芯处理器。每一区块都包括处理器核以及相关联的专用高速缓存存储器层次结构，在某些实施例中，该层次结构是带有低级高速缓存、MLC以及LLC的三级层次结构。另外，每一个区块还可以与单个电压调节器125_a-125_n相关联。相应地，可以提供完全集成的电压调节器(FIVR)实现，以允许对每一个单个区块的电压进行细粒度的控制，因而对功率和性能进行细粒度的控制。如此，每一个区块都可以在独立电压和频率下操作，允许大灵活性，并提供用于平衡功耗与性能的广泛的机会。当然，各实施例也同样应用于没有集成的调压器的处理器包。

仍参考图1，额外的组件可以存在于处理器内，包括输入/输出接口132、另一接口134以及集成的存储器控制器136。可以看出，这些组件中的每一个都可以由另一集成的电压调节器125_X来供电。在一个实施例中，接口132可以符合快速路径互连(QPI)协议，该协议在高速缓存一致性协议中提供点对点(PtP)链路，该高速缓存一致性协议包括多个层，包括物理层、链路层以及协议层。接口134又可以符合外围组件互连快速(PCIe^TM)规范，例如，PCI Express^TM规范基础规范版本2.0(2007年1月17日)。

还示出了功率控制单元(PCU)138，该功率控制单元(PCU)138可包括针对处理器110执行功率管理操作的硬件、软件和/或固件。在各实施例中，PCU 138可包括执行根据本发明的一个实施例的自适应本地LLC功率控制的逻辑。此外，PCU 138还可以通过专用接口耦合到外部电压调节器160。如此，PCU 138可以指示电压调节器向处理器提供请求的被调节的电压。