[发明专利]纳米级结构上的外延膜

说明书

背景技术

例如，通过开发元素硅(Si)衬底上的高质量III-V族半导体或者Si衬底上的IV族半导体，可实现了各种电子器件和光电子器件。能够实现III-V或IV族材料的性能优点的表面层可以作为各种高性能电子器件的主体，各种高性能电子器件诸如为CMOS和量子阱(QW)晶体管，其由极高迁移率材料制造，极高迁移率材料诸如但不限于锑化铟(InSb)、砷化铟(InAs)、锗(Ge)和硅锗(SiGe)。诸如激光器、检测器和太阳能电池的光学器件也可以由各种其它直接带隙材料来制造，各种其它直接带隙材料诸如但不限于砷化镓(GaAs)和砷化铟镓(InGaAs)。这些器件可以通过将它们与Si的传统器件单片式集成来进一步增强，因为使用Si衬底具有成本减小的额外优点。

然而，III-V和IV族材料在Si衬底上的生长提出了许多难题。在III-V族半导体外延(EPI)层与Si半导体衬底或者IV族半导体EPI层与Si半导体衬底之间的晶格失配、极性贴非极性失配(polar-on-nonpolar mismatch)和热失配生成了晶体缺陷。当在EPI层与衬底之间的晶格失配超过几个百分点时，由失配诱导的应变就变得过大，并且由弛豫EPI膜而在EPI层中生成缺陷。一旦膜厚度大于临界厚度(即，此厚度以下的膜充分应变，此厚度以上的膜部分弛豫)，就通过在膜与衬底分界面以及在EPI膜中产生错配位错来使应变弛豫。EPI晶体缺陷的形式可以以是穿透位错、堆垛层错和孪晶。许多缺陷，尤其是穿透位错和孪晶，趋向于传播到制造半导体器件的“器件层”中。通常，缺陷生成的严重性与在III-V族半导体与Si衬底或IV族半导体与Si衬底之间的晶格失配的量相关联。

附图说明

依据所附权利要求书、以下的一个和多个示例性实施例的详细说明及相应的附图，本发明的实施例的特征和优点会变得显而易见，在附图中：

图1A-1C描绘了基于本发明的实施例的纳米线。

图2A-2D描绘了基于本发明的实施例的纳米线。

图3A-3D描绘了基于本发明的实施例的鳍。

图4描绘了基于本发明的实施例的鳍。

图5包括本发明的实施例中的工艺。

图6包括本发明的实施例中的工艺。

图7A-7F包括本发明的实施例中的CMOS工艺。

具体实施方式

在以下描述中，阐述了多个特定细节，但本发明的实施例可以在没有这些特定细节的情况下得以实施。没有详细地示出了公知的电路、结构和技术，以免模糊对本说明书的理解。“实施例”、“多个实施例”等指示如此说明的实施例可以包括特定特征、结构或特性，但并非每一个实施例都必须包括该特定特征、结构或特性。一些实施例可以具有针对其它实施例所描述的特征中的一些、全部特征或者不具有这些特征。“第一”、“第二”、“第三”等描述共同的对象，并且指示提及了相似对象的不同实例。这种形容词并非暗示如此描述的对象必须在时间、空间、排序上以给定的顺序或以任何其它方式。“连接的”可以指示元件彼此直接物理或电接触，以及“耦合的”可以指示元件彼此协作或相互作用，但它们可以或者可以不直接物理或电接触。此外，尽管类似或相同的编号可以用于在不同附图中标明相同或类似的部分，但这样做并非意指包括类似或相同编号的所有附图构成单个或相同的实施例。

实施例包括将材料沉积到衬底上，其中，所述材料包括与衬底不同的晶格常数(例如，Si衬底上的III-V族EPI材料或Si衬底上的IV族EPI材料)。本发明的实施例包括EPI层，所述EPI层以容许EPI层弛豫两个自由度(例如，X和Y)或三个自由度(例如，X、Y和Z)的方式直接接触例如纳米线、鳍和柱衬底。弛豫的EPI层可以包括在晶体管的沟道区中。可以(全部或部分)去除纳米线、鳍或柱衬底，以更易于接近EPI层。这样做可以容许“环绕式栅极”，其中，栅极围绕更多暴露的EPI层的顶部、底部和侧壁。本文还描述了其它实施例。

实施例不同于传统技术，传统技术涉及沉积厚缓冲(0.5微米或更大微米厚)，该厚缓冲桥接衬底与感兴趣层(包括III-V族材料等的器件层)之间的晶格常数差。在这种传统技术中，复杂的退火和组分渐变工艺用于在厚缓冲内使缺陷相互“弯曲”，从而使缺陷消失。许多厚缓冲技术耗时、昂贵，包括不期望的缓冲的表面粗糙，并且最小缺陷密度仍保持高的。

实施例也不同于包括深宽比捕获(ART)的传统技术。ART基于穿透位错，其以特定角度向上传播。在ART中，使得沟槽具有足够高的深宽比，以使得缺陷在沟槽的侧壁上终止，并且该终点上方的任何层都无缺陷的。