[发明专利]异构处理器装置和方法

说明书

描述了异构处理器架构。例如，根据本发明的一个实施例的处理器包括：两个或更多小型物理处理器核的集合；至少一个大型物理处理器核，具有相对于小型物理处理器核的相对较高性能的处理能力和相对较高的功率使用；虚拟到物理V‑P映射逻辑，用于通过虚拟核的对应集合将两个或更多小型物理处理器核的集合暴露给软件并且对该软件隐藏至少一个大型物理处理器核。

技术领域

本发明总体涉及计算机处理器的领域。更具体地说，本发明涉及异构处理器装置和方法。

背景技术

异构计算架构提供相比同构架构的独特优势，因为多于一种类型的计算元件可用于执行计算任务。不同的计算元件(也被称为“处理元件”或“功能单元”)比其他元件更适用于不同的任务。例如，计算元件A在运行任务X时比计算元件B快，但是该计算元件A在运行任务V时可能比计算元件B慢。因此，包含计算元件A和B两者的硬件在运行任务X和V的组合时比仅包含类型A或类型B的计算元件的硬件更高效。

尽管异构计算架构具有公知的优势，但现实世界中用于CPU核的异构计算的示例却很少。这些架构要求软件知晓如何将多个任务适当地调度到每一种CPU核类型(在这种情况下，计算元件是CPU核)。随着硬件演进以及核类型变化，让软件(例如，操作系统)跟踪可用的不同类型的CPU核以及如何高效地利用异构性是非常困难的。出于这个原因，在诸如Windows^TM和Linux之类的主流操作系统中没有核异构性支持，并且在不久的将来也不大可能有针对该功能的广泛的支持。

附图说明

结合以下附图，从以下具体实施方式中可获得对本发明更好的理解，其中：

图1A是示出根据本发明的多个实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图；

图1B是示出根据本发明的多个实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图；

图2是根据本发明的多个实施例的具有集成的存储器控制器和图形器件的单核处理器和多核处理器的框图。

图3示出根据本发明的一个实施例的系统的框图；

图4示出根据本发明的实施例的第二系统的框图；

图5示出根据本发明的实施例的第三系统的框图；

图6示出根据本发明的实施例的芯片上系统(SoC)的框图；

图7示出根据本发明的多个实施例的、对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；

图8示出异构处理器架构的一个实施例。

图9a和9b分别示出包括被隐藏的大型核和被隐藏的小型核的实施例。

图10示出用于将虚拟核映射至物理核的方法的一个实施例。

图11a-b示出具有被隐藏的大型核和多个可见的小型核的系统的一个实施例。

图12示出用于将虚拟核映射至物理核的方法的一个实施例。

图13a-c示出具有被隐藏的小型核和多个可见的大型核的系统的一个实施例。

图13d示出用于不同类型的线程的核分配。

图14a-b示出用于智能地向异构处理器组件分配功率的本发明的多个实施例。

图15a-b是示出根据本发明的多个实施例的通用向量友好指令格式及其指令模板的框图；

图16a-d是根据本发明的多个实施例的示例性专用向量友好指令格式的框图；以及

图17是根据本发明的一个实施例的寄存器架构的框图。