[发明专利]用于调用多线程加速器的装置和方法

说明书

描述了一种处理器，该处理器具有通用CPU核的逻辑电路，该逻辑电路用于保存该通用CPU的线程的上下文的多个副本以便使多线程加速器的多个微线程准备好执行从而通过这些微线程的并行执行加速用于该线程的操作。

发明领域

本发明的领域总体上涉及计算系统设计并且更具体地涉及用于调用多线程加速器的装置和方法。

背景

随着半导体制造工艺正在到达接近每管芯一万亿个晶体管的时代，设计工程师面临如何最有效地使用所有可用晶体管的问题。一种设计方法是用管芯上的专用硬件“加速”以及一个或多个通用CPU核实现特定计算密集型功能。

加速是用被设计成用于执行特定计算密集型功能的专用逻辑块实现的。将密集型计算迁移到这种专用逻辑块将CPU核从执行大量指令中释放，由此提高了CPU核的有效性和效率。

尽管协处理器(诸如图形协处理器)形式的“加速”在本领域中是已知的，这种传统的协处理器被OS视为位于OS运行所在的CPU核外部的单独的“设备”(在更大的计算系统内)。因此通过特殊设备驱动软件访问这些协处理器并且其不在与CPU核相同的存储器空间之外操作。这样，传统的协处理器不共享或考虑在CPU核上实现的虚拟地址到物理地址转换方案。

而且，当任务被OS分流到传统的协处理器时，遇到较大等待时间。确切地，因为CPU核和传统的协处理器本质上与单独的隔离的子系统相对应，当在GPP核上的主OS内定义的任务被传递到协处理器的“内核”软件时，耗费大量的通信资源。这种较大等待时间有利于如下系统设计：该系统设计在协处理器上从主OS调用相对不频繁的任务但是对于每个任务具有大的相关联的数据块。事实上，传统的协处理器主要以粗粒度方式而不是细粒度方式被利用。

因为当前系统设计人员对向计算系统引入具有更细粒度使用的更多加速感兴趣，保证了用于在计算系统内集成加速的新范例。

附图

通过举例而非通过限制在附图的图示中展示本发明，在附图中，类似的参考表示类似的元素，并且在附图中：

图1示出其处理核各自包括通用处理核和紧密地耦合到通用处理核的加速器的计算系统；

图2示出用于从主通用CPU核调用多线程加速器核的过程；

图3示出具有通用CPU核和加速器的处理器的实施例，其中通用CPU核包括用于为加速器的多个微线程创建主线程的上下文的多个副本的逻辑电路；

图4示出用于异常和/或中断处理的方法。

详细描述

尽管协处理器(诸如图形协处理器)形式的“加速”在本领域中是已知的，这种传统的协处理器被OS视为位于OS运行所在的CPU核外部的单独的“设备”(在更大的计算系统内)。因此通过特殊设备驱动软件访问这些协处理器并且其不在与CPU核相同的存储器空间之外操作。这样，传统的协处理器不共享或考虑在CPU核上实现的虚拟地址到物理地址转换方案。

而且，当任务被OS分流到传统的协处理器时，遇到较大等待时间。确切地，因为CPU核和传统的协处理器本质上与单独的隔离的子系统相对应，当在GPP核上的主OS内定义的任务被传递到协处理器的“内核”软件时，耗费大量的通信资源。这种较大等待时间有利于如下系统设计：该系统设计在协处理器上从主OS调用相对不频繁的任务但是对于每个任务具有大的相关联的数据块。事实上，传统的协处理器主要以粗粒度方式而不是细粒度方式被利用。

因为当前系统设计人员对向计算系统引入具有更细粒度使用的更多加速感兴趣，保证了用于在计算系统内集成加速的新范例。

图1示出新的处理核100_1架构，其中加速器101_1至101_N被设计为类似于耦合到核的传统通用CPU 102的大标量功能单元。多个这种核100_1至100_Q可布置在单个处理器120上，该单个处理器布置在如图1所示的半导体芯片上。