[发明专利]集成MRAM高速缓存模块

说明书

公开领域

所公开的实施例针对磁阻随机存取存储器(MRAM)。更具体而言，示例性实施例针对包括存储器元件(诸如MRAM末级高速缓存、MRAM主存储器、和存储器控制器)的集成MRAM模块。

背景技术

可以用对存储器子系统的高效设计来改进处理系统的性能和能量效率。存储器子系统的常规架构包括非易失性存储器(诸如静态随机存取存储器(SRAM))和易失性存储器(诸如，动态随机存取存储器(DRAM))的组合。SRAM和DRAM技术在本领域中是熟知的。

SRAM单元通常比DRAM单元更快速，但是也比DRAM单元要大。尽管SRAM的面积消耗很大，但是因为其较高的速度和性能特性，SRAM仍然在寄存器堆和高速缓存中找到片上的一席之地。但是，SRAM单元往往本质上是有泄漏的，并且随着设备技术越缩越小，SRAM单元的泄漏问题会加剧。

在另一方面，DRAM单元以较低速度为代价提供了小尺寸或高密度的优势。DRAM常规上被用于可位于片外的主存储器中。DRAM成本也较低并且可很好地适从于堆叠式架构，以用于创建大的低成本片外存储方案。然而，DRAM也遭受对于越缩越小的设备技术而言可伸缩性有限的不利影响，特别是在亚10nm范围中。DRAM的另一公认的缺点是其易失性本质，这要求不断的刷新，并且由此招致与刷新功率相关联的不期望的成本。

相应地，采用面向性能的SRAM用于片上高速缓存并且采用面向密度的DRAM用于片外存储器的常规存储器子系统设计遭受限制。处理系统设计中的最近趋势对片上末级高速缓存(LLC)造成了高要求。由此，SRAM LLC趋向于占用片上较大的面积，其中可用的台面空间由于不断增加的组件和缩减的总体表面积而不断缩减。另一方面，具有较高数据访问要求的应用也对主存储器中采用的片外DRAM造成额外的压力。然而，如以上所讨论的，DRAM并不很适用于投放此类较高带宽。进一步，片上处理器与片外存储器之间的片外互连为了满足增长的带宽需求也承受更严重的压力，并且这也导致增加的功耗。

相应地，本领域中存在对于克服与常规设计相关联的前述问题的存储器子系统的需要。

概述

本发明的示例性实施例针对包括存储器元件(诸如MRAM末级高速缓存和MRAM主存储器)的集成MRAM模块的系统和方法。

例如，一示例性实施例针对一种集成电路，包括：处理器；包括MRAM末级高速缓存和MRAM主存储器的磁阻随机存取存储器(MRAM)模块；以及耦合所述处理器和所述MRAM模块的接口。

另一示例性实施例涉及一种形成集成电路的方法，所述方法包括：在第一封装上形成没有末级高速缓存的处理芯片，以及在第二封装中形成包括MRAM末级高速缓存和MRAM主存储器的MRAM模块。

另一示例性实施例针对一种系统，包括：形成在第一封装上的没有末级高速缓存的处理装置，以及形成在第二封装中的包括末级高速缓存和主存储器的磁阻随机存取存储器(MRAM)存储器装置。

又一示例性实施例针对一种形成集成电路的方法，所述方法包括：用于在第一封装上形成没有末级高速缓存的处理芯片的步骤，以及用于在第二封装中形成包括MRAM末级高速缓存和MRAM主存储器的MRAM模块的步骤。

附图简述

给出附图以帮助对本发明实施例进行描述，且提供附图仅用于解说实施例而非对其进行限定。

图1解说了包括常规处理系统100的集成电路。

图2解说了包括根据示例性实施例配置的示例性处理系统200和存储器模块218的集成电路。

图3是包括示例性MRAM模块318的示例性处理系统300的示意图。

图4A-C解说了示例性MRAM模块的物理实现。

图5解说了根据示例性实施例的形成包括处理器和MRAM模块的集成电路的方法的流程图。

图6解说了其中可有利地采用本公开的实施例的示例性无线通信系统600。

详细描述

本发明的各方面在以下针对本发明具体实施例的描述和有关附图中被公开。可以设计替换实施例而不会脱离本发明的范围。另外，本发明中众所周知的元素将不被详细描述或将被省去以免湮没本发明的相关细节。

措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语“本发明的各实施例”并不要求本发明的所有实施例都包括所讨论的特征、优点、或工作模式。