[发明专利]存储装置及存储装置的控制方法在审

专利信息
申请号: 201380071897.0 申请日: 2013-12-12
公开(公告)号: CN104956312A 公开(公告)日: 2015-09-30
发明(设计)人: 杉本定广;山本彰;弘中和卫 申请(专利权)人: 株式会社日立制作所
主分类号: G06F3/06 分类号: G06F3/06;G06F12/00;G06F12/04;G06F12/08;G06F12/16
代理公司: 北京市金杜律师事务所 11256 代理人: 陈伟;王娟娟
地址: 日本*** 国省代码: 日本;JP
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摘要:
搜索关键词: 存储 装置 控制 方法
【说明书】:

技术领域

本发明涉及将数据压缩后保存的存储装置及其控制方法。

背景技术

由于IT的进步、因特网的普及等,企业等中的计算机系统所要处理的数据量持续增加。另一方面,想要削减IT系统成本的需求也升高,从用户角度,谋求一种高性能且低价格的系统。

在存储装置的情况下,存储装置所使用的存储介质占用了大多成本。因此,存储介质的低成本化成为重要课题。对于存储介质的低成本化,除采用便宜的(低比特成本的)存储介质的方法以外,还存在通过将保存数据压缩而由存储介质保存更多数据的方法。在将数据以压缩于存储介质的状态保存到存储装置中的情况下,不会在访问存储装置的主机计算机或应用程序中意识到数据被压缩后保存,即,关于透明地(transparent)进行数据压缩,从便利性的观点出发是重要的。另外,关于极力避免访问性能降低,在实用上也是重要的。例如在专利文献1中公开了如下系统,将数据(非压缩数据)分割成多个单元并按每个单元进行压缩,将压缩后的各单元(压缩单元)保存于LU(逻辑单元),读取时不需要对LU整体进行读取,仅通过读取必要的单元就能够访问必要的数据。

现有技术文献

专利文献

专利文献1:美国专利申请公开第2011/0219153号说明书

发明内容

在将压缩数据保存于最终存储介质的结构的情况下,关于更新数据的压缩结果,存在该更新数据的压缩数据的大小变得大于或小于更新前数据的压缩数据的大小的情况。因此,无法单纯将更新后数据的压缩数据盖写于更新前的压缩数据的保存区域。在专利文献1所记载的技术中,在数据更新时,进行先读取更新前数据并将其解压缩,然后对解压缩数据盖写更新数据的处理。另外,在更新后的压缩数据的大小变得大于更新前的压缩数据的情况下,进行搜寻未使用的存储区域并保存没有全部保存于更新前的压缩数据的保存区域而剩下的部分数据的处理。因此,数据更新时的处理开销(over head)大。

本发明的目的在于提高保存压缩数据的存储装置的处理性能。

在本发明的实施例的存储装置中,对上级装置提供不与最终存储介质具有直接对应关系(映射)的解压缩VOL,在上级装置中进行对解压缩VOL的访问。而且将写入于解压缩VOL的数据在高速缓冲存储器中进行在线压缩,将压缩后的数据保存到与最终存储介质直接建立了对应的卷(压缩VOL)中。另外通过维持解压缩VOL的(保存有非压缩数据的)区域与压缩VOL的(保存有压缩数据的)区域之间的映射信息,在从上级装置有对解压缩VOL的读请求时,也会基于映射信息,将由读请求指定的解压缩VOL上的位置信息向最终存储介质(与压缩VOL建立了对应的存储介质)的位置信息变换,从最终存储介质读取压缩数据。然后将压缩数据在高速缓冲存储器中解压缩并向上级装置传送。

另外在本发明中,其特征在于,在作为存储装置的高速缓冲装置而动作的高速缓冲存储器的内部,进行数据压缩并生成针对压缩后的压缩数据的RAID Parity。

发明效果

根据本发明,在存储装置中,在将从服务器接收的写数据压缩后记录于HDD时,将写入于解压缩VOL的数据在高速缓冲存储器中在线压缩,将压缩后的数据以追写要领保存于与最终存储介质建立了直接对应的卷(压缩VOL)中,由此在数据更新时不需要进行复杂的处理。另外通过维持解压缩VOL的(保存有非压缩数据的)区域与压缩VOL的(保存有压缩数据的)区域之间的映射信息,在从上级装置有对解压缩VOL的读请求时,也会基于映射信息,将由读请求指定的解压缩VOL上的位置信息向最终存储介质(与压缩VOL建立了对应的存储介质)的位置信息变换,并从最终存储介质读取压缩数据,因此,能够实现与对通常的(保存时不进行压缩的)卷进行访问时同等的访问性能。

附图说明

图1是本发明的存储装置的动作概念图。

图2是表示本发明的存储装置(存储系统)的结构图。

图3是表示高速缓冲存储器的内部结构图。

图4是模拟地表示本实施例的高速缓冲存储器向存储控制器提供的逻辑区域LBA0、LBA1与物理区域PBA的对应建立的概念图。

图5是表示本实施例中的高速缓冲存储器26所支持的写指令和相对于该写指令的响应信息的图。

图6是表示本实施例中的高速缓冲存储器26所支持的读指令和向该读指令的响应信息的图。

图7是表示本实施例中的高速缓冲存储器26所支持的全条带Parity(奇偶校验位)生成指令和向全条带Parity生成指令的响应信息的图。

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