[发明专利]具有用于更高性能和能量效率的去耦比特的非易失性多级单元存储器

说明书

公开了一种非易失性多级单元（“MLC”）存储器设备。该存储器设备具有非易失性存储单元的阵列，非易失性存储单元的阵列，其中每个非易失性存储单元存储多组比特。存储器设备中的行缓冲器具有多个缓冲器部，每个缓冲器部存储来自存储单元的一个或多个比特并且具有不同的读取延迟和能量以及写入延迟和能量。

背景技术

诸如忆阻器和相变存储器（“PCM”）这样的非易失性存储器作为对像动态随机存取存储器（“DRAM”）和闪速存储器这样的当前流行的存储器技术的有前途且可扩展的可替换方案而出现。除了引起比DRAM和闪存更高的存储器密度、更低的每比特成本和更大的容量的基本上不同的存储数据的方式之外，这些新兴的非易失性存储器还支持多级单元（“MLC”）技术，其允许每个存储单元存储两个或更多个比特（相比之下，DRAM能够每单元仅存储1比特）。在较低功率下操作的潜能增加了忆阻器和PCM作为可扩展DRAM可替换方案的竞争力。

具体地，PCM是通过改变已知为硫化物的材料的电阻来存储数据的新兴存储器技术。通过施加热并然后允许它以不同的速率冷却，硫化物能够被操纵以稳定在非晶体（快淬的）高电阻状态（例如，逻辑低或0）与晶体（慢冷却的）低电阻状态（例如，逻辑高或1）之间。PCM是非易失性的，因为在没有电力时保留了硫化物的状态。PCM单元的非晶体状态与晶体状态之间的大电阻差（以三个数量级）使能在PCM单元中实现MLC技术。这是通过将大电阻差分成各自表示2比特值“11”、“10”、“01”和“00”的4个相异的区来达成的。通过将单元的电阻精确地控制为位于这些电阻区之一内，能够将多于1比特存储在单元中。

然而在PCM中支持MCL招致了更高的访问延迟和能量。MLC要求将单元电阻准确地控制为位于较窄的范围内，这使得重复写入和读取技术成为必要，所述重复写入和读取技术具有引起更高的读取延迟和能量以及更高的写入延迟和能量的多次感测重复。

附图说明

结合连同附图进行的以下详细描述，可以更充分地认识本申请，其中同样的附图标记自始至终指的是同样的部分，并且其中：

图1是根据各种示例的非易失性MLC存储器的示意图；

图2A-B是图示了根据各种示例的存储单元的读取延迟的示意图；

图3A-B是图示了根据各种示例的存储单元的写入延迟的示意图；

图4是图示了MSB和LSB如何能够在非易失性多级存储单元中被去耦以运用读取延迟和能量不对称性以及写入延迟和能量不对称性的示意图；

图5是将根据本文提出的各种示例的数据块地址映射与传统方案对比的示意图；

图6是针对更高的性能和能量效率在非易失性MLC存储器中具有去耦比特的计算机系统的示意图；

图7图示了行缓冲器中MSB和LSB的交织以合并向存储器的写入；

图8是针对更高的性能和能量效率在非易失性MLC存储器中具有去耦比特的计算机系统的另一示意图；

图9是针对更高的性能和能量效率将非易失性MLC存储器中的比特去耦的流程图；以及

图10是针对更高的性能和效率合并向非易失性MLC存储器的写入的流程图。

具体实施方式