[发明专利]在横向外延过生长区域中形成基于无缺陷鳍的器件

说明书

可通过在沟槽的底部处的衬底表面上外延生长第一层材料来形成电子器件鳍，该沟槽形成于浅沟槽隔离(STI)区域的侧壁之间。沟槽高度可以是其宽度的至少1.5倍，以及第一层可填充小于沟槽高度。接着可在沟槽中的第一层上和在STI区域的顶面之上外延生长第二层材料。第二层可具有在沟槽之上和在STI区域的顶面的部分上延伸的第二宽度。然后，可图案化和蚀刻该第二层以在STI区域的顶面的部分之上且接近沟槽形成电子器件鳍对。该过程可避免由于在层界面中的晶格失配引起的鳍中的结晶缺陷。

背景技术

技术领域

电路器件以及基于鳍电路器件的制造和结构。

相关技术描述

半导体(例如，硅)衬底上的衬底(例如，集成电路(IC))晶体管、电阻、电容等上的电路器件的改进性能通常是在这些器件的设计、制造以及操作期间所考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件的设计和制造或形成期间，诸如在互补金属氧化物半导体(CMOS)中使用的那些，通常期望提高N型MOS器件(n-MOS)沟道中电子的运动和提高P型MOS器件(p-MOS)沟道中带正电的空穴的运动。然而，由于在用于形成MOS的材料的层之间生成的晶格失配和缺陷而使性能和运动减慢。

对于一些COMS实现，在硅上的晶格失配的材料(像III-V材料)外延生长的共同集成(co-integration)是很大挑战。目前不存在先进的解决方案来将n-和p-MOS材料外延生长共同集成到单个硅衬底上。因此，在当前应用中，由于材料中的大晶格失配，当在硅材料衬底上生长新型材料(III-V，锗(Ge))时会生成缺陷。

附图说明

图1是在衬底的顶面上形成浅沟槽隔离(STI)材料之后的半导体衬底底部的一部分的示意截面图。

图2示出了在形成STI区域和在STI区域之间的沟槽之后的图1的半导体衬底。

图3示出了在STI区域之间的沟槽中形成外延材料之后的图1的半导体衬底。

图4示出了在对形成于沟槽之上和形成于STI区域之上的外延材料进行抛光和图案化之后的图1的半导体衬底。

图5示出了在从形成于STI区域之上的外延材料形成鳍之后的图1的半导体衬底。

图6示出了在鳍和沟槽之上形成STI材料的层之后的图1的半导体衬底。

图7示出了在对形成于鳍之上的STI层进行抛光之后；和在凹入蚀刻以暴露电子器件鳍之后的图1的半导体衬底。

图8是用于形成电子器件鳍对的示例工艺。

图9是用于形成电子器件鳍对的示例工艺。

图10示出了根据一个实现的计算设备。

具体实施方式

当在硅材料衬底(例如，单晶硅)上外延生长某些材料(例如，III-V型、或锗(Ge)材料)时，材料中的大晶格失配可生成缺陷。在一些情况下，可从浅沟槽隔离(STI)区域之间的沟槽中的衬底表面外延生长材料。可图案化并蚀刻该生长以形成可在其中或其上形成器件的材料的“鳍”。因此，在从该生长图案化并蚀刻得到鳍之后，在可在其中或其上形成器件的材料的“鳍”中可能存在缺陷。

例如，可通过使沟槽的高度(H)大于沟槽的宽度(W)和长度(L)使得比率H/W>＝1.5和H/L>＝1.5来捕捉缺陷或使缺陷沿着形成沟槽的STI的侧壁。该比率可给予最小H/W比率限制，来阻断形成于沟槽内的缓冲层中的许多缺陷。然而，存在仍保留在沟槽内的其他缺陷，包括源于STI侧壁处的堆叠层错(Stacking faults)。