[发明专利]具有超陡亚阈值摆动的隧道场效应晶体管(TFET)

说明书

本文一般描述的技术一般地涉及在体硅衬底上具有锗上栅源极(GoGeS)的隧道场效应晶体管(TFET)结构，用于亚0.5V(V_DD)操作。在一些示例中，GoGeS结构可以包括隧穿面积增加，并且因此导通态电流I_ON的相应增加。为了实现超陡亚阈值摆动，可以通过在器件结构中选择组件尺寸来抑制由于栅极电场导致的横向隧穿以及由于场诱发势垒降低(FIBL)导致的栅极边缘处的非均匀隧穿。示例的器件可以通过在工艺流程中添加选择性蚀刻利用CMOS制造技术来制造。

背景技术

除非在此处进行说明，否则此处所描述的材料不是本申请权利要求的现有技术并且不因包含在该部分中而承认是现有技术。

在作为用于数字逻辑和半导体存储器的主流技术中CMOS技术中的器件尺寸在过去几十年内一直在缩小来实现改进的性能，尤其是在运行速度、动态功率耗散以及逻辑器件和存储器器件的封装密度方面的性能的改进。在CMOS设计中，能够调节各种设计参数来实现实际上的实现。示例的设计参数可以包括：关断态漏电流I_OFF，其指示泄漏功率耗散；以及导通态电流I_ON，其影响运行速度。在一些设计中，可能期望在保持I_ON尽可能高的同时保持I_OFF尽可能低，使得I_ON/I_OFF的比值保持得尽可能高。为了实现高值I_ON和低值I_OFF(或者高I_ON以及高I_ON/I_OFF比值)，器件的亚阈值摆动可以较低，器件的亚阈值摆动可以定义为漏极电流改变一个数量级(一个十进位(decade))所需的栅极电压偏移。

在实际的CMOS设计中，短沟道效应诸如漏极诱发势垒降低(DIBL)会由于尺寸缩小(尺寸成比例地减小)而导致I_OFF的大幅增加。为了降低功率密度和短沟道效应，还需要降低电源电压V_DD。V_DD的减小的值可能需要阈值电压V_T降低，从而实现相称的器件性能。对于室温下的常规MOSFET，亚阈值摆动SS可以具有60mV/decade((kT/q)*ln(10))的基本物理限制。由于该限制，减小V_DD的值的努力可能进一步增大漏电流，并且因此，对于常规的CMOS技术，V_DD实际上不能较低到远低于1.0V。

在寻找用于数字和存储器应用的具有低亚阈值摆动的替代性CMOS兼容器件以保持高I_ON和可接受I_OFF以便进一步延伸摩尔定律的过程中，隧道场效应晶体管(TFET)显现出希望。TFET的常规的注入机理可以基于带间隧穿(BTBT)机理，与常规的MOSFET的在器件上施加60mV/decade的基本SS限制热注入机理形成对比。

尽管常规的TFET具有期望的低的SS，但是常规的TFET通常具有低导通态电流I_ON。对于通过在隧穿区域中使用诸如SiGe或Ge的较低带隙材料来对TFET的I_ON性能进行各方面改进已经有所报道。各方面改进包括使用双栅极结构、高k栅极介电材料、薄硅体以及类似的方法。然而，这些类型的改进无法满足亚0.5V操作对高I_ON的工业需求。

发明概述

本公开一般地描述了在体硅衬底上实现锗上栅源极(GoGeS)隧道场效应晶体管(TFET)的器件结构的技术。

根据一些示例，可以描述隧道场效应晶体管(TFET)。示例的TFET器件可以包括如下中的一个或多个：衬底；形成在衬底内的p-i-n隧道结构，其中p-i-n隧道结构包括第一类型的源极区域、第二类型的漏极区域以及在漏极区域与源极区域之间的衬底的沟道区域；以及栅极电极，其通过栅极介电物与所述p-i-n隧道结构分隔开，其中栅极介电物部分地位于源极区域上方且部分地位于沟道区域上方。