[发明专利]半导体集成电路器件

说明书

在处理图像信息等的芯片中，混载数字信号处理电路等的逻辑电路，并且混载多端口的SRAM。此时，例如若有三个端口，则将一个端口作为差动写入&读取端口，将两个端口作为单端读取专用端口。但是，在该结构中，虽然嵌入式SRAM的占有面积变小，但明确存在如下的问题：写入&读取端口限于一个，此外，单端读取无法期待差动读取这般的高速读取特性。本申请的概要是，在嵌入式SRAM的存储单元构造中，具有三个差动写入&读取端口，在单元中央配置例如N阱区域，在其两侧配置P阱区域。

技术领域

本申请涉及半导体集成电路器件(或半导体器件)，例如为能够应用于SRAM(Static Random Access Memory：静态随机存取存储器)电路及具有该SRAM电路的设备的器件。

背景技术

日本特开2011-171753号公报(专利文献1)、与其对应的美国专利第6535453号公报(专利文献2)、日本特开2003-297953号公报(专利文献3)、与其对应的美国专利第8238142号公报(专利文献4)或者日本特开2002-43441号公报(专利文献5)为关于多端口SRAM的文献。在此公开了如下的SRAM布局等：将差动型双端口(Dual Port)或者具有二个分离型单端读取端口(Single Ended Read Port)的三端口(Triple Port)的SRAM电路、单元的中央部作为N型阱区域，在其两侧配置P型阱区域。

日本特开2008-211077号公报(专利文献6)同样是关于多端口SRAM的文献。在此公开了各种三端口的SRAM电路及与它们对应的单元布局。

日本特开2011-35398号公报(专利文献7)或者与其对应的美国专利第8009463号公报(专利文献8)同样是关于多端口SRAM的文献。在此作为双端口的SRAM的单元布局的例子，公开了在位(bit)线之间以与它们平行的方式分别配置接地线的例子。

现有技术文献

专利文献

专利文献1：日本特开2011-171753号公报

专利文献2：美国专利第6535453号公报

专利文献3：日本特开2003-297953号公报

专利文献4：美国专利第8238142号公报

专利文献5：日本特开2002-43441号公报

专利文献6：日本特开2008-211077号公报

专利文献7：日本特开2011-35398号公报

专利文献8：美国专利第8009463号公报

发明内容

例如，在处理图像信息等的芯片中，混载数字信号处理电路等的逻辑电路，并且混载多端口的SRAM。此时，例如若有三个端口，则将一个端口作为差动写入&读取端口，将两个端口作为单端读取专用端口。但是，在该结构中，虽然嵌入式SRAM的占有面积变小，但明确存在如下的问题：写入&读取端口限于一个，此外，单端读取无法期待差动读取这般的高速读取特性等。

以下说明用于解决这样的课题的方案等，其他课题和新的特征通过本说明书的记载及附图变明确。

若简单地说明在本申请中公开的实施方式中的代表性的方案的概要，则如下所述。

即，本申请的一实施方式的概要是，在嵌入式SRAM的存储单元构造中，具有三个差动写入&读取端口(基于传输门：transmission gate based)，在单元中央配置例如N阱区域，在其两侧配置P阱区域。

发明效果

简单地说明由本申请公开的实施方式中的具有代表性的方案得到的效果，如下所述。