[发明专利]通过组合选择性外延和共形外延的用于CMOS的图案化硅衬底上的非硅器件异质层

说明书

技术领域

电路器件以及基于鳍状物的电路器件的制造和结构。

背景技术

衬底上的电路器件(半导体(例如，硅)衬底上的集成电路(IC)晶 体管、电阻器、电容器等)的增加的性能和该电路器件的增大的良品率典 型地是在那些器件的设计、制造和工作期间考虑的主要因素。例如，在金 属氧化物半导体(MOS)晶体管器件(诸如在互补金属氧化物半导体 (CMOS)中使用的金属氧化物半导体(MOS)晶体管器件)的设计和制 造或形成期间，通常期望N-型MOS器件(n-MOS)沟道中的电子的运动 并且P-型MOS器件(p-MOS)沟道中的带正电荷的空穴的运动。然而，用 于形成MOS的材料的层之间的失配以及所述层中生成的缺陷使得性能和 运动慢下来。

对于一些CMOS实施方式，晶格失配材料的共集成(类似于III-V族 和IV族材料在硅上的外延生长)是一个大的挑战。当前不存在在单个硅衬 底上共集成n-和p-MOS材料外延生长的现有技术解决方案。另外，在当前 应用中，由于材料中的大的晶体失配，当在硅材料衬底上生长新型材料(例 如，III-V和IV类型(例如，锗))时会生成晶体缺陷。

附图说明

图1是半导体衬底基底在衬底的顶部表面上形成由浅沟槽隔离(STI) 材料构成的层之后的的一部分的示意性横截面视图。

图2示出了在形成STI区以及STI区之间的沟槽之后的图1中的半导 体衬底。

图3示出了在STI区之间的沟槽中形成外延材料之后的图1中的半导 体衬底。

图4示出了在对沟槽中所形成的外延材料进行图案化之后并且在对 STI区进行蚀刻以从在STI区的经蚀刻的顶部表面之上延伸的鳍状物层的高 度形成电子器件鳍状物之后的图1中的半导体衬底。

图5示出了在形成从电子器件鳍状物的侧壁表面和顶部表面生长的第 一共形厚度的第一共形外延“包覆”材料之后的图1中的半导体衬底。

图6A示出了在形成从侧壁表面和顶部表面的第一共形厚度生长第二 和第三共形厚度的第二和第三共形外延“包覆”材料之后的图1中的半导 体衬底。

图6B是图6A中的示例的示意性的顶部透视横截面视图，其中，器件 栅极缓冲材料形成在沟道材料的总长度的一部分上方；栅极电介质材料或 栅极电极材料形成在器件栅极缓冲材料上方；以及(两个结区的)结区材 料形成在沟道材料的总长度的两个部分上方。

图6C是图6A中的示例的顶部透视横截面视图，其中，器件沟道材料； 栅极电介质材料或栅极电极材料形成在器件沟道材料的总长度的一部分上 方；以及(两个结区的)结区材料形成在沟道材料的总长度的两个其它部 分上方。

图7示出了在形成STI区以及STI区之间的两个沟槽之后的图1中的 半导体衬底。

图8示出了在于第二沟槽中的材料上方形成掩模并且在第一沟槽中形 成第二外延材料之后的图1中的半导体衬底。

图9示出了在对在第一沟槽中形成的外延材料进行抛光和图案化、从 第二沟槽上方去除掩模、在第一沟槽上方形成掩模、以及在第二沟槽中形 成第二和第三外延材料之后的图1中的半导体衬底。

图10示出了在对第二沟槽中的外延材料进行抛光并且去除第一沟槽上 方的掩模以在第二沟槽中形成外延区之后的图1中的半导体衬底。

图11示出了在对沟槽中形成的外延材料进行图案化之后、并且在对STI 区进行蚀刻以从在STI区的经蚀刻的顶部表面之上延伸的鳍状物层的高度 形成电子器件鳍状物之后的图1中的半导体衬底。

图12示出了在形成从电子器件鳍状物的侧壁表面和顶部表面生长的共 形外延“包覆”材料的共形厚度之后的图1中的半导体衬底。

图13是在于衬底的顶部表面上形成外延材料的层、并于外延材料的顶 部表面上形成STI材料的层之后的半导体衬底基底的一部分的示意性横截 面视图。

图14示出了在STI区之间形成沟槽之后的图13的半导体衬底。

图15示出了在于第二沟槽中的材料上方形成掩模并且在第一沟槽中形 成第二外延材料之后的图13的半导体衬底。