[发明专利]多核处理器及更新多核处理器中的高速缓存的方法

说明书

本文中描述的技术一般地包括与芯片多处理器中的高速缓存划分相关的方法和系统。用于多个数据源之间的单个线程或应用的高速缓存划分通过利用所述多个数据源的能量成本和延时成本的变化来改进芯片多处理器的能量或延时效率。可使用最小化或以其它方式减小与高速缓存未命中相关联的延时或能耗的优化算法来选择用于每个数据源的分区大小。

背景技术

除非在本文中另外表明，否则本部分中所述的材料对于本申请中的权利要求来说不是现有技术并且不由于包括在本部分中而被承认是现有技术。

依据摩尔定律，可被实际地合并到集成电路中的晶体管的数量大致每两年翻倍。该趋势已经持续了多半个世纪，并且预计在可预见的未来会持续。然而，简单地将更多个晶体管添加到单线程处理器不再产生快很多的处理器。相反，提高的系统性能一直是通过将多个处理器核集成在单个芯片上以创建芯片多处理器并且在该芯片多处理器的多个处理器核之间共享处理来实现的。系统性能和功率使用率可利用具有被配置用于多个指令集或者被配置为处理不同的指令集的子集或执行线程的核元件的芯片多处理器来进一步提高。

发明内容

根据本公开的至少一些实施例，一种更新多核处理器中的高速缓存的方法包括：接收与在多核处理器的单个核上运行的处理或线程相关联的高速缓存未命中的通知，所述多核处理器包括用于存储来自第一数据源的数据的第一高速缓存分区以及用于存储来自第二数据源的数据的第二高速缓存分区；确定与高速缓存未命中相关联的地址对应于第一数据源；并将与高速缓存未命中相关联的数据存储在第一高速缓存分区中。

根据本公开的至少一些实施例，一种多核处理器包括：用于存储来自第一数据源的数据的第一高速缓存分区和用于存储来自第二数据源的数据的第二高速缓存分区、以及控制器。控制器被配置为：接收与在多核处理器的单个核上运行的处理相关联的高速缓存未命中的通知；确定与高速缓存未命中相关联的地址对应于第一数据源；并将与高速缓存未命中相关联的数据存储在第一高速缓存分区中。

根据本公开的至少一些实施例，一种非暂态计算机可读存储介质包括计算机可执行指令。这些指令当被计算机执行时使计算机执行以下步骤：接收与在多核处理器的单个核上运行的处理相关联的高速缓存未命中的通知；确定与高速缓存未命中相关联的地址对应于第一数据源；并将与高速缓存未命中相关联的数据存储在第一高速缓存分区中。

前述概要仅仅是说明性的，而并不意图以任何方式是限制性的。除了说明性的方面，上述实施例和特征、另外的方面、实施例和特征将通过参考附图和下面的详细描述而变得显而易见。

附图说明

通过结合附图进行的以下描述和所附权利要求，本公开的前述和其它特征将变得更充分地显而易见。这些附图仅仅描绘了根据本公开的几个实施例，因此，不应被认为是限制其范围。将通过使用附图来更具体地、更详细地描述本公开，在附图中：

图1示出芯片多处理器的示例实施例的框图；

图2A示出在图1中所示的芯片多处理器的处理器核中的一个上运行的应用或执行线程的示例未命中率曲线；

图2B和图2C示出芯片多处理器中第一数据源的示例未命中成本曲线以及与芯片多处理器相关联的第二数据源的示例未命中成本曲线；

图3是示出高速缓存划分系统的框图；

图4展示更新多核处理器中的高速缓存的示例方法的流程图；

图5是实施用于更新多核处理器中的高速缓存的方法的计算机程序产品的说明性实施例的框图；以及

图6是示出示例计算装置的框图，

所有附图都是依照本公开的至少一些实施例来安排的。

具体实施方式