[发明专利]非易失性存储器中的错误校正

说明书

描述了存储器中用于错误校正的装置、系统和方法。在一个实施例中，存储器控制器包括逻辑以接收对存储在存储器中的数据的读取请求，检索该数据以及至少一个相关的错误校正码字，其中该数据以及相关的错误校正码字跨存储器中的多个存储装置分布，应用第一错误校正例程解码通过该数据检索的错误校正码字并响应于错误校正码字中的不可校正的错误，对存储器中的该多个设备应用第二错误校正例程。还公开并要求保护其他实施例。

技术领域

本公开一般涉及电子领域。更具体地，本发明的某些实施例一般涉及电子设备的非易失性存储器中的错误校正。

背景技术

很多电子设备包括可使用本地、快速存取的存储器实现的存储器系统，该存储器经常实现为非易失性存储器，诸如闪速存储器等。该存储器可包括多个存储设备，并且数据可跨该多个存储设备分布。间歇性地，由于存储媒介(非易失性存储器)中的错误和/或信号处理中的错误，可能发生读取错误。因此，在存储器中管理错误校正的技术可找到实用性，例如，在电子设备的存储器系统中。

附图说明

参考附图提供详细的描述。不同附图中使用的相同参考编号表示相似或相同的项。

图1是根据本文讨论的各示例在存储器中实现错误校正的装置的组件的示意框图说明。

图2A-2D和图4是根据本文讨论的多个实施例的存储器的示意说明。

图3和图5是说明根据本文讨论的多个实施例的在存储器中实现错误校正的方法中的操作的流程图。

图6-图10是根据本文讨论的多个实施例的可适于实现存储器延迟管理的电子设备的示意框图说明。

具体实施方式

在接下来的描述中，提出多个特定细节以便提供对多个实施例的彻底理解。然而，可在没有这些特定细节的情况下实现本发明的多个实施例。在其他情况下，没有详细描述公知的方法、步骤、组件和电路以便不使得本发明的特定实施例模糊。进一步地，可使用各种手段执行本发明的实施例的各个方面，诸如集成半导体电路(“硬件”)、组织在一个或多个程序中的计算机可读指令(“软件”)，或者一些硬件和软件的组合。为了本公开的目的，对于“逻辑”的提及将指硬件、软件或它们的某些组合。

图1是根据本文讨论的各示例的在存储器中实现错误校正的装置的组件的示意框图说明。参考图1，在一些实施例中，中央处理单元(CPU)封装100可包括耦合至控制集线器120的一个或多个CPU110和本地存储器130。控制集线器120包括存储器控制器122和存储器接口124。

存储器接口124通过通信总线160耦合至远程存储器140。在一些示例中，通信总线160可实现为印刷电路板上的迹线、具有铜线的线缆、光缆、连接插座或者上述实现方式的组合。存储器140可包括控制器142以及一个或多个存储装置150。在多个实施例中，可使用易失性存储器例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、非易失性存储器或者不易失性存储器例如相变存储器、NAND(闪速)存储器、铁电随机存取存储器(FeRAM)、基于纳米线的非易失性存储器、结合了忆阻器技术的存储器、诸如相变存储器(PCM)的三维(3D)交叉点存储器、自旋转移矩存储器(STT-RAM)或NAND闪速存储器实现存储体150的至少一些。通过示例，在一些实施例中，存储器装置140可包括耦合至存储器信道144的一个或多个直接直插存储器模块(DIMM)，它提供至控制器142的通信链路。存储器140中的存储设备150的特定配置并不关键。

如上文所述，在一些实施例中，存储器控制器122中的逻辑实现存储器140中的错误校正。更具体地，在一些实施例中，存储器控制器122使用已经跨存储器140的多个存储设备150分布的错误校正码实现错误校正操作。