[发明专利]互连重定时器增强

说明书

产生测试模式信号，该测试模式信号包括测试样式和错误报告序列。在链路上发送该测试模式信号，该链路包括一个或超过一个扩展设备和两个或超过两个子链路。该测试模式信号在多个子链路中的特定子链路上被发送，并且由接收设备使用以标识特定子链路上的错误。错误报告序列利用错误信息被编码以描述多个子链路中的子链路的错误状态。

领域

本公开涉及计算系统，且具体地(而非排他地)涉及点对点互连。

背景技术

半导体处理和逻辑设计方面的进展已允许可存在于集成电路器件上的逻辑数量的增加。因此，计算机系统配置已经从系统中的单个或多个集成电路发展到各个集成电路上存在的多个核、多个硬件线程和多个逻辑处理器、以及此类处理器内集成的其它接口。处理器或集成电路典型地包括单个物理处理器管芯，其中处理器管芯可包括任意数量的核、硬件线程、逻辑处理器、接口、存储器、控制器中枢等等。

由于将更多处理功率装配在更小封装中的能力越来越强，更小的计算设备越来越受欢迎。智能手机、平板、超薄笔记本以及其它用户设备已指数地增长。然而，这些更小的设备依赖于服务器进行超出形状因数的数据存储和复杂处理。作为结果，高性能计算市场(即服务器空间)的需求也已经增加。例如，在现代服务器中，典型地不仅存在具有多个核的单个处理器，而且存在多个物理处理器(也称为多个插槽)，以用于增加计算能力。但由于处理能力随着计算系统中的设备的数量增长，插槽与其它设备之间的通信变得更关键。

实际上，互连已经从主要处理电通信的更传统的多分支总线增长为便于快速通信的充分发展的互连架构。不幸的是，随着未来处理器在甚至更高速率下消耗的需求，对现有互连架构的能力寄予了相应的需求。

附图说明

图1示出包括互连架构的计算系统的实施例。

图2示出包括分层栈的互连架构的实施例。

图3示出将在互连架构内产生或接收的请求或分组的实施例。

图4示出用于互连架构的发射机和接收机对的实施例。

图5A-5B示出包括一个或超过一个扩展设备的示例链路的简化框图。

图6A-6E示出用于确定链路的一个或超过一个子链路中的错误的测试模式的示例实现的简化框图。

图7示出示例有序集的表示。

图8示出表示链路上的示例断开和重连的简化框图。

图9是示出用于提供多模重定时器的示例技术的流程图。

图10示出重计时器的示例物理层逻辑的简化框图。

图11A-11E是示出结合利用扩展设备实现的链路的示例技术的流程图。

图12示出包括多核处理器的计算系统的框图的实施例。

图13示出包括多核处理器的计算系统的框图的另一实施例。

图14示出处理器的框图的实施例。

图15示出包括处理器的计算系统的框图的另一实施例。

图16示出包括多个处理器的计算系统的块的实施例。

图17示出实现为芯片上系统(SoC)的示例系统。

具体实施方式