[发明专利]一种转换不同时序总线的系统及其通信方法

权利要求书

1.一种转换不同时序总线的系统，其特征在于，包含：

处理器模块（1），用于发送数据及命令；

与处理器模块（1）通过第一总线（2）连接的可编程门阵列（3）；

可编程门阵列（3）的另一端连接多根第二总线（4）；

所述的可编程门阵列（3）用于转换第一总线（2）与第二总线（4）之间的协议并提供不同总线协议的帧结构。

2.如权利要求1所述的转换不同时序总线的系统，其特征在于，所述的第一总线（2）为RS485总线。

3.如权利要求2所述的转换不同时序总线的系统，其特征在于，所述的第二总线（4）为MDC/MDIO总线。

4.如权利要求3所述的转换不同时序总线的系统，其特征在于，所述的多根第二总线（4）至少连接一个物理层芯片（5）和/或交换机芯片（6）。

5.如权利要求3或4所述的转换不同时序总线的系统，其特征在于，所述的可编程门阵列（3）包含依次连接的第一总线从控制模块（31）、存储器模块（32）、第二总线控制器模块（33）；

与存储器模块（32）连接的译码器模块（34）；

所述的第一总线从控制模块（31）与处理器模块（1）连接；

所述的第一总线从控制模块（31）用于将处理器模块（1）的命令及数据发送至存储器模块（32）；

所述的第二总线控制器模块（33）用于将物理层芯片（5）和/或交换机芯片（6）的数据发送至存储器模块（32）；

所述的存储器模块（32）用于存储数据及命令；

所述的译码器模块（34）用于将存储器模块（32）中的数据及命令进行解码。

6.一种用于上述转换不同时序总线的系统的处理器模块（1）与物理层芯片（5）的通信方法，其特征在于，包含以下步骤：

处理器模块（1）通过第一总线（2）将数据及命令发送至第一总线从控制模块（31）；第一总线从控制模块（31）将数据及命令发送至存储器模块（32）；译码器模块（34）对存储器模块（32）中的数据及命令进行解码；第二总线控制器模块（33）接收解码后的数据及命令，通过第二总线（4）并发送至物理层芯片（5）；

物理层芯片（5）通过第二总线（4）将数据发送至第二总线控制器模块（33），第二总线控制器模块（33）再将数据发送至存储器模块（32）；译码器模块（34）对存储器模块（32）中的数据进行解码；第一总线从控制器模块（31）接收解码后的数据，通过第一总线（2）发送至处理器模块（1）。

7.一种用于上述转换不同时序总线的系统的处理器模块（1）与交换机芯片（6）的通信方法，其特征在于，包含以下步骤：

处理器模块（1）通过第一总线（2）将数据及命令发送至第一总线从控制模块（31）；第一总线从控制模块（31）将数据及命令发送至存储器模块（32）；译码器模块（34）对存储器模块（32）中的数据及命令进行解码；第二总线控制器模块（33）接收解码后的数据及命令，通过第二总线（4）发送至交换机芯片（6）；

交换机芯片（6）通过第二总线（4）将数据发送至第二总线控制器模块（33），第二总线控制器模块（33）再将数据发送至存储器模块（32）；译码器模块（34）对存储器模块（32）中的数据进行解码；第一总线从控制器模块（31）接收解码后的数据，通过第一总线（2）发送至处理器模块（1）。

8.一种用于上述转换不同时序总线的系统的处理器模块（1）与物理层芯片（5）和交换机芯片（6）的通信方法，其特征在于，包含以下步骤：

处理器模块（1）通过第一总线（2）将数据及命令发送至第一总线从控制模块（31）；第一总线从控制模块（31）将数据及命令发送至存储器模块（32）；译码器模块（34）对存储器模块（32）中的数据及命令进行解码；第二总线控制器模块（33）接收解码后的数据及命令，通过第二总线（4）按不同控制时序发送至物理层芯片（5）和交换机芯片（6）；

物理层芯片（5）和交换机芯片（6）通过第二总线（4）将数据发送至第二总线控制器模块（33），第二总线控制器模块（33）再将数据发送至存储器模块（32）；译码器模块（34）对存储器模块（32）中的数据进行解码；第一总线从控制器模块（31）接收解码后的数据，通过第一总线（2）发送至处理器模块（1）。