[发明专利]快速动态寄存器、寄存方法、集成电路

说明书

有关申请的交叉引用

本申请主张以下的美国临时专利申请的优先权，为了所有的意图和目的，通过全文引用将其合并于此。

本申请涉及以下的共同在审（co-pending）美国专利申请，其每一个具有共同的委托人和共同的发明人。

技术领域

本发明涉及锁存器和寄存器电路，并且更具体地说，涉及带有用于提高效率的透明锁存器的快速动态寄存器及其寄存方法、可扫描快速动态寄存器、包含快速动态寄存器或可扫描快速动态寄存器的集成电路。

背景技术

动态逻辑电路经常呈现相对较长的建立和/或保持时间以确保适当操作。人们希望在没有脉冲时钟电路开销的情况下，利用最小建立时间来提高快速动态寄存器电路的效率。对于具有最小建立时间而没有脉冲时钟电路开销的快速动态寄存器电路，期望其具有扫描能力。

发明内容

根据一个实施例的快速动态寄存器包含数据块、预充电电路、透明锁存器以及输出逻辑门。所述数据块被耦接在第一预充电节点和放电节点之间，接收至少一个数据输入，以及当时钟节点从第一时钟状态转换到第二时钟状态时，通过将第一预充电节点拉到放电节点进行评估。当时钟节点处于第一时钟状态时，预充电电路预充电第一和第二预充电节点，当所述时钟节点转换到第二时钟状态时，预充电电路释放第一预充电节点并且将放电节点拉到低电位，以及在所述时钟节点转换到第二时钟状态后，当第一预充电节点保持高电位时，预充电电路将第二预充电节点放电为低电位。所述透明锁存器具有被耦接到第二预充电节点的锁存器输入端和被耦接到存储节点的输出端。当所述时钟节点处于第二时钟状态时，透明锁存器对于将第二预充电节点的状态传递到存储节点是透明的，并且当所述时钟节点处于第一时钟状态时，锁存所述存储节点。输出逻辑门基于所述第二预充电节点和存储节点的状态驱动输出节点到一状态。

透明锁存器可以包括第一和第二晶体管、以及保持器（keeper）电路。所述每一个晶体管具有被耦接在锁存器输入端和锁存器输出端之间的一对电流端子，其中第一晶体管具有被耦接到时钟节点的控制输入端，并且其中第二晶体管具有被耦接到反相时钟节点的控制输入端。所述保持器电路被耦接到时钟节点、反相时钟节点和锁存器输出，并且当所述时钟节点处于第一时钟状态时，进行操作以维持输出节点的状态。

快速动态寄存器电路可用扫描模式来实现。在此情形中，所述寄存器电路包含扫描使能块、选择门、以及第二透明锁存器。扫描使能块耦接在第一预充电节点和放电节点之间以接收扫描使能输入，并且当扫描使能输入被设置时、以及当时钟节点从第一时钟状态转换第二时钟状态时，将扫描使能块将第一预充电节点拉到放电节点。所述选择门插入在第二预充电节点和透明锁存器之间，其中所述选择门具有被耦接到第二预充电节点的第一输入端，具有被耦接到扫描数据节点的第二输入端，并且具有被耦接到透明锁存器的锁存输入端的输出端。所述第二透明锁存器具有接收扫描数据输入的输入端和被耦接到扫描数据节点的输出端。当时钟节点处于第一时钟状态时并且当扫描使能输入被设置时，第二透明锁存器对于将扫描数据输入传递到扫描数据节点是透明的，当扫描使能输入被取消设置并且当时钟节点处于第一时钟状态时，第二透明锁存器强迫扫描数据节点位为高电位，并且当时钟节点处于第二时钟状态时，第二透明锁存器保持扫描数据节点的最后状态。

根据一个实施例的集成电路包含提供至少一个数据输入端和时钟节点的组合逻辑，以及如上所描述的快速动态寄存器。

根据一个实施例的寄存数据的方法包括：当时钟信号处于第一时钟状态时，预充电第一预充电节点为高电位；当所述至少一个数据输入未被预估，且在时钟信号转换到第二时钟状态后，预估至少一个数据输入并且保持第一预充电节点为高电位；以及当时钟信号转换到第二时钟状态且当至少一个数据输入被预估时，将所述第一预充电节点放电为低电位；当时钟信号处于第一时钟状态时，预充电第二预充电节点为高电位；如果第一预充电节点在时钟信号转换到第二逻辑状态后保持高电位，则放电第二预充电节点为低电位，否则保持第二预充电节点为高电位；当时钟信号在第一时钟状态时，锁存存储节点的状态；并且当时钟信号在第二时钟状态时，将第二预充电节点的状态传递到存储节点；并且基于第二预充电和存储节点的状态来设置输出节点。