[发明专利]一种半导体器件及其制作方法

权利要求书

1.一种半导体器件的制作方法，包括：

提供具有PMOS区域、ULV-PMOS区域、ULV-NMOS区域和NMOS区域的半导体衬底，所述PMOS区域包括虚拟栅极，所述ULV-PMOS区域包括虚拟栅极，ULV-NMOS区域包括虚拟栅极和所述NMOS区域包括虚拟栅极；

去除所述PMOS区域中的虚拟栅极、所述ULV-PMOS区域中的虚拟栅极、ULV-NMOS区域中的虚拟栅极和所述NMOS区域中的虚拟栅极，以在所述PMOS区域中形成第一沟槽，在所述ULV-PMOS区域中形成第二沟槽，在所述ULV-NMOS区域中形成第三沟槽，在所述NMOS区域中形成第四沟槽；

在所述第一沟槽、所述第二沟槽、所述第三沟槽和所述第四沟槽的底部及侧壁上依次沉积形成高K介电层和第一覆盖层；

去除所述第一沟槽和所述第三沟槽中的所述第一覆盖层，以露出所述高K介电层；

在所述半导体衬底上形成第二覆盖层，其中，所述第二覆盖层的铝扩散能力强于所述第一覆盖层的铝扩散能力；

在所述第二覆盖层上依次形成阻挡层和P型功函数金属层；

去除所述第三沟槽和所述第四沟槽中的所述P型功函数金属层；

在所述半导体衬底上依次形成N型功函数金属层和金属栅极层。

2.如权利要求1所述的方法，其特征在于，还包括在形成所述N型功函数金属层和所述金属栅极层之后执行化学机械研磨的步骤。

3.如权利要求1所述的方法，其特征在于，所述第一覆盖层的材料为TiN，采用TDMAT源气体制备所述第一覆盖层，所述第一覆盖层的厚度为5埃至15埃，所述第二覆盖层的材料为TiN，采用TiCl₄源气体制备所述第二覆盖层，所述第二覆盖层的厚度为5埃至15埃，采用CVD或者ALD工艺形成所述第一覆盖层和所述第二覆盖层。

4.如权利要求1所述的方法，其特征在于，采用干法刻蚀或者湿法刻蚀去除所述第一沟槽和所述第三沟槽中的所述第一覆盖层，所述刻蚀工艺具有所述第一覆盖层对低于所述高K介电层的高蚀刻选择比。

5.如权利要求1所述的方法，其特征在于，采用干法刻蚀或者湿法刻蚀去除所述第三沟槽和所述第四沟槽中的所述P型功函数金属层，所述刻蚀工艺具有所述P型功函数金属层对低于所述阻挡层的高蚀刻选择比。

6.如权利要求1所述的方法，其特征在于，采用CVD、ALD或者PVD工艺形成所述高K介电层、所述阻挡层、所述P型功函数金属层、所述N型功函数金属层、所述金属栅极层。

7.如权利要求1所述的方法，其特征在于，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。

8.一种半导体器件，包括：

具有PMOS区域、ULV-PMOS区域、ULV-NMOS区域和NMOS区域的半导体衬底；

依次形成于所述半导体衬底的所述PMOS区域上的高K介电层、第二覆盖层、阻挡层、P型功函数金属层、N型功函数金属层和金属栅极层；

依次形成于所述半导体衬底的所述ULV-PMOS区域上的高K介电层、第一覆盖层、第二覆盖层、阻挡层、P型功函数金属层、N型功函数金属层和金属栅极层；

依次形成于所述半导体衬底的所述ULV-NMOS区域上的高K介电层、第二覆盖层、阻挡层、N型功函数金属层和金属栅极层；

依次形成于所述半导体衬底的所述NMOS区域上的高K介电层、第一覆盖层、第二覆盖层、阻挡层、N型功函数金属层和金属栅极层，其中，所述第二覆盖层的铝扩散能力强于所述第一覆盖层的铝扩散能力。

9.如权利要求8所述的器件，其特征在于，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。

10.如权利要求8所述的器件，其特征在于，所述第二覆盖层的材料为TiN，采用TiCl₄源气体制备所述第二覆盖层，所述第二覆盖层的厚度为5埃至15埃，所述第一覆盖层的材料为TiN，采用TDMAT源气体制备所述第一覆盖层，所述第一覆盖层的厚度为5埃至15埃，采用CVD或者ALD工艺形成所述第一覆盖层和所述第二覆盖层。

11.如权利要求8所述的器件，其特征在于，采用CVD、ALD或者PVD工艺形成所述高K介电层、所述阻挡层、所述P型功函数金属层、所述N型功函数金属层、所述金属栅极层。