[发明专利]由悬空硅进行电介质隔离的FINFET及其制造方法

说明书

技术领域

本发明总体地涉及半导体制造，更具体地，涉及由悬空硅进行电介质隔离的FINFET及其制造方法。

背景技术

随着将集成电路(IC)不断最小化的趋势，需要在使晶体管的尺寸不断变小的情况下使其具有更高的驱动电流。随着装置尺寸继续缩小，鳍式场效晶体管(FinFET)技术变得更加普及了。绝缘体上硅(SOI)finFET装置具有良好的电性能。但是，制造成本高。与SOI finFET相比，在鳍(fin)与衬底之间没有绝缘体膜的体状(bulk)finFET具有较低的制造成本。但是，体状finFET很容易有漏电流，这会减低电性能。因此希望具有改进的finFET及其制造方法。

发明内容

在本发明的一个方面中，提供一种半导体结构。所述结构包括：半导体衬底；绝缘体层，置于所述半导体衬底之上；多个半导体鳍，置于所述绝缘体层上；以及多个嵌入式间隔物，置于与各个鳍相邻的绝缘体层中。

在本发明的另一个方面中，提供一种形成半导体结构的方法。所述方法包括：在半导体衬底上形成牺牲层；在牺牲层上形成鳍；在半导体衬底上形成浅沟槽隔离区，其中，所述浅沟槽隔离区被置于各个鳍之间；在鳍上形成间隔物；使浅沟槽隔离区凹陷(recessing)；去除所述牺牲层，从而在所述半导体结构中形成孔洞(void)；在孔洞中沉积绝缘体层，其中，所述绝缘体层部分地覆盖所述间隔物，留下所述间隔物的暴露部分；以及去除所述间隔物的所述暴露部分。

在本发明的另一个方面中，提供一种形成半导体结构的方法。所述方法包括：在半导体衬底上形成鳍，其中，所述鳍具有侧面；在各个鳍的侧面上形成间隔物；在第一组鳍上形成掩模区域，并且使第二组的鳍无掩模(unmask)；在无掩模鳍中的各个鳍之间的半导体衬底中形成空腔(cavity)；使用底切蚀刻(undercut etch)来扩展无掩模鳍中的各个鳍之间的每个空腔；使用绝缘体材料来填充无掩模鳍中的各个鳍之间的每个空腔；在第一组鳍中的各个鳍之间的半导体衬底中形成空腔；使用底切蚀刻来扩展第一组鳍中的各个鳍之间的每个空腔；使用绝缘体材料来填充第一组鳍中的各个鳍之间的每个空腔。

附图说明

在结合附图考虑下面的描述时，本发明的结构、操作和优点将变得更加清楚。这些图应当是示例性的，而不是限制性的。

为了说明清楚，一些图中的某些元素可以被省略或者不按比例地示出。截面图可以是“片状的”或“近视的(near-sighted)”截面图的形式，为了说明清楚，省略了某些背景线，否则这些背景线在“真实的”截面图中是可见的。

通常，在附图中的各个图中，类似的元素可以由类似的附图标记来表示，在这种情况中，通常最后两个有效数字可以相同，最有效的数字是附图的编号。此外，为了清楚起见，在某些图中，一些附图标记可以被省略。

图1示出本发明的实施例的在起始点处的半导体结构的侧视图。

图2示出在鳍形成的后续处理步骤之后的半导体结构。

图3示出在沉积浅沟槽隔离区的后续处理步骤之后的半导体结构。

图4示出在沉积栅极电介质层的后续处理步骤之后的半导体结构。

图5示出在形成栅极区域的后续处理步骤之后的半导体结构。

图6示出在间隔物形成的后续处理步骤之后的半导体结构的俯视图。

图7示出沿着线B-B’的图6的实施例的侧视图。

图8示出在使浅沟槽隔离区凹陷的后续处理步骤之后的半导体结构。

图9示出在去除牺牲层的后续处理步骤之后的半导体结构。

图10示出在沉积电介质层的后续处理步骤之后的半导体结构。

图11示出在使间隔物凹陷的后续处理步骤之后的半导体结构。

图12示出在鳍合并的后续处理步骤之后的半导体结构。

图13示出类似于图12中示出的半导体结构的半导体结构的俯视图。

图14示出本发明的可替换实施例的在起始点处的半导体结构的侧视图。

图15示出类似于图14中示出的半导体结构的半导体结构的俯视图。

图16示出在对第一组鳍进行掩模的后续处理步骤之后的半导体结构。

图17示出沿着线B-B’观看到的类似于图16的半导体结构的半导体结构的侧视图。

图18示出进行蚀刻以形成与无掩模鳍相邻的空腔的后续处理步骤之后的半导体结构。

图19和图19A示出进行底切蚀刻的后续处理步骤之后的半导体结构。

图20示出在沉积绝缘体层的后续处理步骤之后的半导体结构。