[发明专利]锁存器与其操作方法与比较器

说明书

技术领域

本发明是有关于一种电子电路，且特別是有关于一种锁存器(latch)与其操作方法与使用该锁存器的比较器。

背景技术

低供给电压(low supply voltage)电路设计是低功率应用的研究趋势。为了达到低功率消耗而把电路的供给电压降低，这是一种常见的手段。但是随着供给电压降低，一般锁存器在操作上可能会遇到许多的瓶颈，例如操作速度会变慢，延迟时间明显上升等。

图1所示为一般锁存器200的电路方块图，其通过两个交叉耦合对电路叠接而成。在信号转态过程中，当图1所示锁存器200的信号OUTP=信号OUTN时，电路将操作于共模(common mode)条件。此时，图1所示锁存器200电路可简化为直流半电路示意图，如图2所示。在共模操作条件下，且不考虑通道长度调变效应的影响，假设NMOS晶体管与PMOS晶体管特性相同，为了使所有的NMOS晶体与PMOS晶体管皆得到最大的跨导(transconductance)，以获得最大的信号放大增益，必须使得图2的信号OUTP=OUTN=(Vdd-Vss)/2。若要让晶体管得到更大的信号增益，进以提升锁存器200电路的操作速度，须使得晶体管的过驱动电压(overdrive voltage)提升。然而，对于锁存器200电路结构而言，提升过驱动电压可能是无法达成的，因OUTP与OUTN的最大直流电压操作条件为(Vdd-Vss)/2。

发明内容

本发明的一种锁存器包括第一交叉耦合对(cross-coupled pair)电路、第一晶体管对(transistor pair)电路、第二晶体管对电路以及第二交叉耦合对电路。第一交叉耦合对电路包含第一电流路径与第二电流路径，其中第一电流路径的控制端耦接至第二电流路径，而第二电流路径的控制端耦接至第一电流路径。第二交叉耦合对电路包含第三电流路径与第四电流路径，其中第三电流路径的控制端耦接至第四电流路径，第四电流路径的控制端耦接至第三电流路径。第一晶体管对电路包含第一晶体管与第二晶体管。第一晶体管的控制端耦接至第三电流路径，第一晶体管的第一端耦接至第一电流路径的第一端。第二晶体管的控制端耦接至第四电流路径，第二晶体管的第一端耦接至第二电流路径的第一端。第二晶体管对电路包含第三晶体管与第四晶体管。第三晶体管的控制端耦接至第一电流路径，第三晶体管的第一端耦接至第三电流路径的第一端。第四晶体管的控制端耦接至第二电流路径，第四晶体管的第一端耦接至第四电流路径的第一端。

本发明的一种锁存器的操作方法包括：配置包含有一第一电流路径与一第二电流路径的一第一交叉耦合对电路，其中该第一电流路径的一控制端耦接至该第二电流路径，而该第二电流路径的一控制端耦接至该第一电流路径；配置包含有一第一晶体管与一第二晶体管的一第一晶体管对电路，其中该第一晶体管的第一端耦接至该第一电流路径的第一端，而该第二晶体管的第一端耦接至该第二电流路径的第一端；配置包含有一第三晶体管与一第四晶体管的一第二晶体管对电路，其中该第三晶体管的控制端耦接至该第一电流路径，而该第四晶体管的控制端耦接至该第二电流路径；配置包含有一第三电流路径与一第四电流路径的一第二交叉耦合对电路，其中该第三电流路径的一控制端耦接至该第四电流路径，该第四电流路径的一控制端耦接至该第三电流路径，该第三电流路径的第一端耦接至该第三晶体管的第一端，该第四电流路径的第一端耦接至该第四晶体管的第一端，该第一晶体管的控制端耦接至该第三电流路径，而该第二晶体管的控制端耦接至该第四电流路径；在将一输入信号注入所述第一电流路径、所述第二电流路径、所述第三电流路径或所述第四电流路径后的一信号转态期间，由该第一交叉耦合对电路以及该第二交叉耦合对电路将注入的该输入信号放大；以及在稳态期间，由所述第一晶体管对电路截止所述第一电流路径或所述第二电流路径的静态电流，以及由所述第二晶体管对电路截止所述第三电流路径或所述第四电流路径的静态电流。