[发明专利]带有匹配地址和数据线控制的多端口存储器

说明书

本发明涉及带有匹配地址和数据线控制的多端口存储器。在多端口SRAM（10）中，第一位单元（38）耦合到第一和第二字线（WL0A，WL0B）以及第一（BL0A/BL0Ab）和第二位线对（BL0B/BL0Bb）。第一数据线对（DLA，DLAb）经由第一开关逻辑（52，54）耦合到所述第一位线对（BL0A/BL0Ab）。第二数据线对（DLB，DLBb）经由第二开关逻辑（56，58）耦合到所述第一位线对以及通过第三开关逻辑（60，62）耦合到所述第二位线对。如果第一和第二访问地址之间存在行地址匹配但不是列地址匹配，则第二开关逻辑基于从第二访问地址的列地址生成的第一解码信号有选择性地将第二数据线对与第一位线对相连接，以及第三开关逻辑将第二数据线对从第二位线对解耦。

交叉申请的相关引用

本申请涉及在同一日期提交的标题为“MULTIPORT MEMORY WITH MATCHINGADDRESS CONTROL”美国专利申请序列号xxx（代理人案号No.FS40314HC），该专利申请命名Perry Pelley为发明人并被转让给其当前受让人。

技术领域

本公开通常涉及半导体器件，更具体的说，涉及多端口半导体存储器器件。

背景技术

随着半导体技术的最近进展，允许高速读/写操作的更小尺寸和更大容量的存储器已经开发。此外，所谓的包括多个输入端口和输出端口的多端口存储器已被用于不同地址的读/写数据。

通过给存储器单元的存储元件提供对一个以上资源的访问，多端口存储器，诸如在多核处理器或处理器和总线之间的接口的情况下，已变得较为常用。多端口存储器的问题之一是如何协调提供对一个以上资源的访问。这种能力经常是使用等待状态和/或仲裁实现的。这可能会导致不可预测的访问时间，这不是所期望的。

因此，需要一种改进上面讨论的一个或多个问题的多端口存储器。

附图说明

本公开通过举例的方式说明并且没有被附图所限定，在附图中类似的参考符号表示相同的元素。附图中元素是为了简便以及清晰被图示，并且不一定按比例绘制。

图1是根据实施例的多端口存储器的第一部分的框图；

图2是图1的多端口存储器的所述第一部分的一部分的组合电路、逻辑和框图；

图3是根据实施例的图1的多端口存储器的第二部分的框图；以及

图4是图1的多端口存储器的第一部分的存储器单元的电路图。

具体实施方式

一方面，当位单元被两个端口选择的时候，一个端口的位线对保持从所选择的存储器单元的存储节点以及从其数据线对解耦，而其它端口的位线对耦合到所选择的存储器单元的存储节点并且耦合到其数据线对以及耦合到所述一个端口的数据线对。此外，所述一个端口的所选择的字线保持禁用，而其它端口的所选择的字线被启用。因此，所述一个端口的位线对的电容总是不利地影响对所选择的位单元的访问，而其它端口的位线对提供了所需的访问。因此可以避免与对于共有位单元的同时多端口访问相关联的位单元稳定问题。所述一个端口的位线对通过列解码而耦合到所述一个端口的数据线对。这可以通过参照附图和下面的描述更好地理解。

图1所示的是存储器10，该存储器10具有阵列12、端口A行解码器14、端口B行解码器16、列电路18、端口A行地址缓冲器20、端口B行地址缓冲器22、行匹配检测器24、端口A列地址缓冲器26、端口B列地址缓冲器28、列匹配检测器45、以及读/写电路100。端口A行解码器14包括行解码器30和行解码器32。端口B行解码器22包括行解码器34和行解码器36。阵列12包括位单元38、40、42、以及44。