[发明专利]基于FPGA的高标清可混播的多画面分割器及分割方法

说明书

技术领域

本发明涉及一种广播级多画面分割器，特别涉及一种基于FPGA的高标清可混播的有辅助数据提取功能的多画面分割器及分割方法。

背景技术

近年来广播电视市场，高清视频正在渐渐取代标清视频，但是由于设备等各种原因的限制，高清和标清在以后很长的一段时间内会并存，目前国内外大多高标清混播的分割器是基于FPGA+DSP的方案，用DSP来对每路视频进行缩放处理，然后再把视频送入FPGA以便让视频达到分割画面输出的目的，但这样多芯片的组合方式可能导致系统的可靠性降低，同时多芯片方案会增加PCB印刷线路板制板面积，从而导致产品体积大、便携性差、设计成本高及灵活性不好等弊端。有些基于FPGA的方案，会对每路信号用FPGA提供的IP核来先对视频进行缩放和去隔行，这样会消耗大量的FPGA资源，为了保证运行速度不得不选用大容量的FPGA，这样无疑增加了成本。同时对每一路视频芯片缩放和去隔行必须用大量的高速外部存储器，这样同样会增加PCB制版的难度和制版的面积，另外IP核的费用也较高，无疑增加了成本。

目前广播电视领域通常使用SDI信号，我国广电行业主要使用两种SDI制式即：被行业内称为576I 50HZ的标清制式和称为1080I 50HZ的高清制式，传输SDI到FPGA通常是先通过均衡，再通过解串器把SDI信号转换成多组差分信号，再把这些差分信号输出到FPGA，这样会导致使用FPGA的大量IO接口，另外由于解串器的成本很高从而增加设计成本。正是由于解串器这些缺点，近年来很多低成本的FPGA内部集成了类似于解串器功能的模块——高速串行接口，但是高速串行接口有个缺点：它的最低速率是640M/S，而标清视频的速率只有270M/S，所以高速串行接口只能采用过采样的方式来对标清进行采样，即用1.485G/S或者2.97G/S的速率来对270M/S速率的标清进行采样，但是通过高速串行接口恢复出来的时钟和参考时钟是同源时钟，和本身的标清SDI信号的时钟不是同源时钟，这样通常需要外部存储器来缓存数据，再通过重新建立外部时钟来读取数据，这样同样会消耗更多的I/O口和FPGA资源。

发明内容

鉴于现有解决方案中存在的系统不稳定及成本较高等问题，本发明提出一种基于FPGA的高标清可混播的多画面分割器，该多画面分割器实现起来方便、系统更稳定、成本更低。

本发明所提供的基于FPGA的高标清可混播的多画面分割器，其特征在于：包括多个高速串行接口接收模块、多个辅助数据提取和显示模块、多个视频缩放模块，所述高速串行接口接收模块、辅助数据提取和显示模块、视频缩放模块相互配合形成多组，分别处理多路SDI视频信号；多个视频缩放模块分别与视频拼接模块连接；所述视频拼接模块分别与存储模块、HDMI发送芯片所需信号模块以及高速串行接口发送模块连接；

所述高速串行接口接收模块用于接收外部输入的SDI视频信号，获取NRZI数据并将其转换成YUV422数据、数据时钟、数据有效信号、高标清识别信号；

所述辅助数据提取和显示模块，用于提取视频信号中的辅助数据并在视频中显示该辅助数据；

所述视频缩放模块，用于对显示有辅助数据的视频进行缩放，采用双三次插值算法对高标清分别处理，获取视频图像的数据以及视频图像所在行的数据，并发送给所述视频拼接模块；

所述视频拼接模块，用于把多路的视频信号拼接成一路组合视频信号；

所述存储模块用于缓存所述视频拼接模块生成的组合视频信号；

所述HDMI发送芯片所需信号模块，根据组合视频信号生成符合后端HDMI芯片要求的视频信号；

所述高速串行接口发送模块，用于将组合视频信号转换成SDI信号输出。

进一步地，所述辅助数据提取和显示模块包括依次连接的提取音频数据模块、生成音频分贝值模块、计算音柱显示区域模块、分贝值三色显示模块；依次连接的提取时间码模块、计算时间码显示区域模块、生成字符ROM的读地址模块、显示时间码模块；所述分贝值三色显示模块、显示时间码模块分别连接α混叠模块；

所述提取音频数据模块，用于提取嵌入在视频信号中的音频数据；

所述生成音频分贝值模块，用于把得到的音频数据转化成分贝值；

所述计算音柱显示区域模块，用于确定音频的显示区域；

所述分贝值三色显示模块，用于根据分贝值的大小，在所述计算音柱三色显示模块确定的显示区域内，把分贝值通过三色电平柱的形式显示出来；

所述提取时间码模块，用于提取嵌入在视频信号中的时间码信息；