[发明专利]双Finfet晶体管及其制备方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种双Finfet晶体管及其制备方法。

背景技术

随着半导体工艺不断发展，CMOS电路尺寸不断缩小，传统的平面型MOSFET工艺已经很难再满足器件和电路的性能和功耗要求。所谓的平面型体硅晶体管，指的是MOSFET的漏极、源极、栅极、沟道以及基体结构的横断面位于同一平面上的晶体管结构，以Intel、台积电（TSMC）、联华电子（UMC）为主的公司主要基于体硅的平面MOSFET结构如图1所示，而以IBM、意法半导体（STM）、AMD为主的公司主要基于绝缘体上硅（SOI）的平面MOSFET结构如图2所示,图1和图2中的源极和漏极2和栅极4均位于一个平面上，两者的区别在于后者在硅基体上增加了一层埋入式氧化物（BOX）层5，而BOX层5上则覆盖一层相对较薄的硅层。随着晶体管特征尺寸不断缩小，平面型晶体管技术的瓶颈也越来越严重，短沟道效应（SCE）越来越严重，阈值电压升高，不断增加的亚阈值电流和漏电流已成为阻碍平面CMOS工艺进一步发展的主要原因。目前占主流地位的思路是放弃传统的平面型晶体管技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区—这便是所谓的全耗尽型(Fully Depleted：FD)晶体管，而传统的平面型晶体管则属于部分耗尽型(Partialiy Depleted：PD)晶体管,两者的区别是要制造出全耗尽型晶体管，要求沟道所处的硅层厚度极薄，这样才有可能形成全耗尽式的结构。传统的制造工艺，特别是传统的基于体硅的制造工艺很难造出符合要求的结构，即便对新兴的SOI工艺而言，沟道硅层的厚度也很难控制在较薄的水平。如何实现全耗尽型晶体管和开发新型晶体管材料这两个中心思想，以Intel/IBM为首的CPU制造厂商发展出了三种解决方案，分别是转向立体型晶体管结构，转向全耗尽型ETSOI(FD-ETSOI)技术以及转向III-V族技术。

立体型晶体管结构指的是管子的漏/源极和栅极的横截面并不位于同一平面内的技术，Intel的三门晶体管(Tri-gate)体硅技术，以及IBM/AMD的Finfet（SOI）技术均属立体型晶体管结构一类。其中Intel的三门晶体管体硅技术尽管名字里面不含Finfet字样，但其实质仍属Finfet结构，其结构纵剖图如图3所示。这种结构基于体硅技术，避免使用价格昂贵的SOI晶元，但是在性能上有一定缺陷，首先，Fin沟道的厚度难以控制，其次，栅与衬底之间仍存在电容，而且沟道中有流向衬底的漏电流，这些均会影响到器件的性能。IBM/AMD公司的FinFET结构则与Intel的三门结构大同小异，只不过栅极数量改为2，而且是基于SOI结构而已，其FinFET结构的纵剖图如图4所示。这种结构能够有效解决上述问题，但是成本较大，且要制作出厚度极薄的高质量全耗尽型沟道也十分困难，工艺也十分复杂。意法半导体（STM）在权衡上述两种结构提出了一种超薄体硅（7n）m和埋层氧化物（25nm）全耗尽绝缘体上硅（UTBB FDSOI）技术，其结构如图6所示，增加了电解质隔离层，通过对衬底加偏压可有效的控制晶体管的阈值电压，有效抑制短沟道效应和降低功耗，但是Fin沟道的宽度难以控制，而且沟道中有流向衬底的漏电流的问题仍然存在。

中国专利（公开号：CN102217074A）公开了一种鳍式场效应晶体管，它的鳍具有一上部分与一下部分，上部分进行了第一导电类型的掺杂，下部分进行了第二导电类型的掺杂;其中上部分与下部分之间的结作为二极管；鳍式场效应晶体管还包括:至少一层高k介电材料层(例如,Si3N4)，相邻于鳍的至少一侧，当上部分连接到一第一电位且下部分连接到一第二电位从而产生穿过结的电位降时，相较于如果不存在该至少一层高k介电材料层的情况，该至少一层高k介电材料层用于更均匀地重新分配该二极管上的电位降。高k介电材料的k值例如是k≥5，k≥7.5，与k≥20。

中国专利（公开号：CN101140887A）公开了一种制作FINFET晶体管的方法，是选用晶向为(110)SOI(SEMICONDUCTOR ON INSULATOR)晶片为衬底材料，用各向异性的腐蚀方法腐蚀该SOI材料的半导体层形成一侧面光滑且垂直于表面的半导体条，并对该半导体条的中间部分进行重掺杂。然后以该半导体条为衬底，从两侧选择外延生长一半导体膜，再利用重、轻掺杂材料之间足够大的腐蚀选择比，腐蚀掉半导体条的重掺杂区域，留下半导体条的两端和外延层，便形成所需的超薄FIN体。在该FIN体上生长栅介质和栅电极,再进行常规CMOS后道工序，即得到FINFET晶体管。