[发明专利]非易失性半导体存储装置以及半导体装置

说明书

非易失性半导体存储装置以及半导体装置。能够在向非易失性存储元件进行数据写入之前，生成写入后的状态，提高微调的精度。具备向非易失性存储元件发送写入数据的写入数据发送电路、连接在非易失性存储元件与数据输出端子之间的第一开关、与写入数据发送电路的输出端子连接的第三开关以及控制各个开关的控制逻辑电路，控制逻辑电路进行这样的控制：当输入了测试模式信号时，仅使第一开关和第三开关导通，在向非易失性存储元件进行写入之前，将写入数据向数据输出端子输出。

技术领域

本发明涉及非易失性半导体存储装置，尤其涉及读出非易失性半导体存储元件的数据的测试电路。

背景技术

图5示出现有的非易失性存储元件数据写入以及读出电路。现有的非易失性存储元件数据写入以及读出电路具备PMOS型OTP元件500作为非易失性存储元件的一例，源极端子与PMOS晶体管530的漏极端子连接。PMOS晶体管530的源极端子与高电压侧电源供给端子VDD连接。读出电路510由PMOS晶体管511、NMOS晶体管512、锁存器513构成。数据输出端子DOUT与锁存器513的输入输出端子、PMOS晶体管511的漏极端子、NMOS晶体管512的漏极端子连接。NMOS晶体管512的源极端子与低电压侧电源供给端子VSS连接。PMOS晶体管511的源极端子与PMOS型OTP元件500的漏极端子连接。写入电路520由PMOS晶体管521、写入数据发送电路522构成。

写入数据发送电路522的输出端子WDATAX与PMOS晶体管521的漏极端子连接，PMOS晶体管521的源极端子与PMOS型OTP元件500的漏极端子连接。控制逻辑电路540根据所设定的读出模式信号写入模式信号向PMOS晶体管511的栅极端子输出信号RENX，向PMOS晶体管521的栅极端子输出信号WENX，向PMOS晶体管530的栅极端子输出信号MEMX，向NMOS晶体管512的栅极端子输出信号CLR。

接着，对电路动作进行说明。

[向OTP元件写入数据1]

图6(a)示出向PMOS型OTP元件500写入数据1时的各个信号的时序图。当设定写入模式后，写入模式信号成为高电平。在t<t1的期间中，PMOS晶体管511的栅极端子RENX在高电平下是截止状态，NMOS晶体管512的栅极端子CLR在低电平下是截止状态，PMOS晶体管521的栅极端子WENX在高电平下是截止状态，PMOS晶体管530的栅极端子MEMX在低电平下是导通状态。写入数据发送电路522的输出不确定。在t1<t<t2的期间中，从写入数据发送电路522输出低电平，WDATAX成为低电平。在t2<t<t3的期间中，通过使WENX成为低电平，使PMOS晶体管521导通。由此，向PMOS型OTP元件500的漏极端子传递低电平。在t3<t<t4的期间中，通过对VDD端子施加写入电压VPP电平，对PMOS型OTP元件500的漏极、源极之间施加VPP，进行数据1的写入。当进行数据1的写入后，PMOS型OTP元件500成为导通状态。

[向OTP元件写入数据0]

图6(b)示出向PMOS型OTP元件500写入数据0时的各个信号的时序图。当设定写入模式后，写入模式信号成为高电平。t<t1的期间与写入数据1的情况相同。在t1<t<t2的期间中，从写入数据发送电路522输出高电平，WDATAX成为高电平。在t2<t<t3的期间中，通过使WENX成为低电平，使PMOS晶体管521导通。由此，向PMOS型OTP元件500的漏极端子传递高电平。在t3<t<t4的期间中，虽然对VDD端子施加写入电压VPP电平，但因为PMOS型OTP元件500的漏极、源极间的电位差是0V，所以不进行数据1的写入。即，PMOS型OTP元件500的状态保持非导通状态，一直为数据0。

[从OTP元件读出数据1]