[发明专利]一种平面VDMOS环区制造方法和系统

说明书

技术领域

本发明涉及半导体制造工艺领域，尤其涉及一种平面VDMOS环区制造方法和系统。

背景技术

垂直双扩散金属-氧化物半导体场效应晶体管（VDMOS）兼有双极晶体管和普通金属-氧化物半导体场效应晶体管（MOS）器件的优点。对于现代平面VDMOS器件来说，一般都采用浅平面结结构，典型的结深值为4-7um，在这么浅的结深下，器件如果没有增加任何终端保护措施，击穿电压要比理想情况下即平行平面结的耐压值低50%，因此，终端保护是平面VDMOS器件的一项关键技术。在器件的边缘区域，杂质原子在边缘区扩散形成了柱面结或球面结，由于这两种结均存在曲率，耗尽区也存在表面电场曲率效应，导致该位置电场集中，击穿将首先出现在这些区域。为了提高器件击穿电压，通常使用终端环技术，将耗尽区电场向外侧拉平。并在最外侧使用N型截止环截止，如图1所示。

因此，终端环对于器件耐压有很重要的作用，任何环区形貌的变化都会引起耐压降低。在平面VDMOS工艺中，在生长初始氧化层（图2）和完成场效应晶体管（JFET）区的刻蚀和注入（图3）之后，首先会进行截止环的光刻、刻蚀及注入（图4、图5），然后通过干法+湿法+清洗去胶（图6），最后进行终端环的光刻、刻蚀及注入（图7），以完成平面VDMOS环区的整个制作过程。

但是，在现有技术的上述步骤中，由于截止环的光刻图形刻开区较小，而注入能量和剂量很大，易导致注入后去胶不净的情况出现。在后续做终端环时，当环侧壁的初始氧化层被去不干净的胶遮挡，在终端环的湿法腐蚀步骤中，将会在终端环区的侧壁出现毛刺，导致形貌不规则，如图8、图9所示。这种环区毛刺现象对于器件的耐压及可靠性测试都将起到负面作用。

发明内容

（一）要解决的技术问题

本发明提供一种平面VDMOS环区制造方法和系统，以解决现有技术中在制造环区过程中易产生环区毛刺现象，导致形貌不规则的技术问题。

（二）技术方案

为解决上述技术问题，本发明提供一种平面VDMOS环区制造方法，包括：

完成终端环区的光刻、刻蚀及第一导电类型离子注入；

完成截止环区的光刻、刻蚀及第二导电类型离子注入，所述第二导电类型与平面VDMOS有源区导电类型相同，与第一导电类型相反。

进一步地，

所述第一导电类型为N型，所述第二导电类型为P型。

进一步地，

所述第一导电类型为P型，所述第二导电类型为N型。

进一步地，

所述终端环区包括一个或多个终端环。

进一步地，

当所述终端环区包括多个终端环时，所述终端环由内而外的间隔等差增加。

另一方面，本发明还提供一种平面VDMOS环区制造系统，包括：

终端环制造单元，用于完成终端环区的光刻、刻蚀及第一导电类型离子注入；

截止环制造单元，用于完成截止环区的光刻、刻蚀及第二导电类型离子注入，所述第二导电类型与平面VDMOS有源区导电类型相同，与第一导电类型相反。

进一步地，

所述第一导电类型为N型，所述第二导电类型为P型。

进一步地，

所述第一导电类型为P型，所述第二导电类型为N型。

进一步地，

所述终端环区包括一个或多个终端环。

进一步地，

当所述终端环区包括多个终端环时，所述终端环由内而外的间隔等差增加。

（三）有益效果

可见，在本发明提供的平面VDMOS环区制造方法和系统中，通过优化环区制作流程，首先完成终端环区的刻蚀及注入，而后再完成截止环区的刻蚀及注入。有效地避免了终端环区侧壁形貌受到截止环区制备过程中去胶不净的影响，改善了终端环区侧壁形貌，解决了器件耐压降低和可靠性不高的技术问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是终端环技术的结构示意图；

图2是平面VDMOS制造工艺中生长初始氧化层的示意图；

图3是平面VDMOS制造工艺中JFET区刻蚀和注入示意图；

图4是平面VDMOS制造工艺中截止环的光刻、刻蚀及注入示意图；