[发明专利]一种支持双域的快速RSA密码协处理器

权利要求书

1.一种支持双域的快速RSA密码协处理器，其特征在于，包括：

域控制寄存器（1），用于接收外部输入的控制信号；

控制寄存器（2），用于接收外部输入的控制信号；

RAM存储单元（3），用于存储外部输入的操作数以及运算结果；

二元扩域（5），连接域控制寄存器（1）的输出端，接收域控制寄存器（1）的控制信号；

素数域（6），连接域控制寄存器（1）的输出端，接收域控制寄存器（1）的控制信号；

双域模乘单元（4），分别连接控制寄存器（2）、RAM存储单元（3）、二元扩域（5）和素数域（6），用于根据域控制寄存器（1）的控制信号对RAM存储单元（3）存储的外部操作数进行计算，并将计算结果存回到RAM存储单元（3）内。

2.根据权利要求1所述的一种支持双域的快速RSA密码协处理器，其特征在于，所述的RAM存储单元（3）包括有第一单口RAM存储单元（31）、第二单口RAM存储单元（32）和第三单口RAM存储单元（33）。

3.根据权利要求1所述的一种支持双域的快速RSA密码协处理器，其特征在于，所述的双域模乘单元（4）包括有用于模拟算法执行的状态机单元（41）和用于通过融合两种不同有限域的算法结构，将模乘运算统一为a+x*y+b的乘累加器单元（42）。

4.根据权利要求3所述的一种支持双域的快速RSA密码协处理器，其特征在于，所述的状态机单元（41）包括有分别对应接收从RAM存储单元（3）输出的操作数Xi的第四多路选择器（415）、操作数Yi的第七多路选择器（418）、操作数Xi，Tj的第一多路选择器（412）、操作数Ti，Nj的异或门（413）、操作数Zi的第三多路选择器（414），以及设置有分别连接所述乘累加器单元（42）的二元扩域输出端并存储不同时间的进位累加数的Ca存储器（419）和Cb存储器（4120）、分别对应连接所述的第一多路选择器（412）、第二多路选择器（413）和第三多路选择器（414）的输出端的用于存储操作数的X存储器（421）、Y存储器（4122）和Z存储器（4123），其中，所述或门（413）的另一输入端接收外部的Inv信号输出端连接第二多路选择器（413）的输入端，所述的第一多路选择器（412）、第二多路选择器（413）和第三多路选择器（414）的输入端还分别连接所述乘累加器单元（42）的素数域输出端，所述的第三多路选择器（414）和第四多路选择器（415）的输入端还连接Ca存储器（419）的输出端，所述Cb存储器（4120）的输出端分别连接第四多路选择器（415）和第五多路选择器（416）的输入端，所述X存储器（421）、Y存储器（4122）和Z存储器（4123）的输出端分别对应连接第五多路选择器（416）、第六多路选择器（417）和第七多路选择器（418）的输入端，所述第五多路选择器（416）的另一个输入端接收数字1，所述的第四多路选择器（415）、第五多路选择器（416）、第六多路选择器（417）和第七多路选择器（418）的输出端分别构成状态机单元（41）的输出端连接所述的乘累加器单元（42）。

5.根据权利要求3所述的一种支持双域的快速RSA密码协处理器，其特征在于，所述的乘累加器单元（42）由输入端分别接收RAM存储器单元（3）输入的64bit的二进制的加数a、加数b、乘数X和乘数Y，输出端分别输出素数域结果c和二元扩域结果d的乘累加器构成，所述的乘累加器包括有第一加法器（421）、第二加法器（422）、第三加法器（423）和对接收的乘数X和乘数Y相乘后分别输出给第二加法器（422）的双域乘法器（424），所述的第一加法器（421）的输入端分别接收二进制的加数a、加数b，输出端分别连接第二加法器（422）和第三加法器（423）的输入端，所述第二加法器（422）的输出端输出素数域结果c，所述第三加法器（423）的输出端输出二元扩域结果d。

6.根据权利要求3所述的一种支持双域的快速RSA密码协处理器，其特征在于，所述的双域乘法器（424）包括有依次串接的64个半加/全加阵列（4241），连接所述64个半加/全加阵列（4241）的进位输出端的wzllace（4242），分别连接所述华莱士树（4242）的进位输出端和求和输出端的进位传播加法器（4243），其中，所述的64个半加/全加阵列（4241）的第一个半加/全加阵列的输入端接收RAM存储器单元（3）输入的乘数X和乘数Y，最后一个半加/全加阵列的输出端分别连接所述的进位传播加法器（4243）的输入端和所述的第二加法器（422），所述的进位传播加法器（4243）的输出端连接所述的第三加法器（423）。