[发明专利]不同缩放比率的集成芯片设计方法及EDA工具

权利要求书

1.一种用于生成缩放集成芯片设计的方法，包括：

形成包括表示集成芯片的图形的初始集成芯片IC设计，其中，所述集成芯片具有前道工序FEOL部分、后道工序BEOL部分和设置在所述FEOL部分与所述BEOL部分之间的中间工序MOL部分，其中，所述FEOL部分包括有源区域设计层和栅极设计层，所述BEOL部分包括金属通孔设计层，所述MOL部分包括被配置为将所述栅极设计层连接到所述金属通孔设计层的第一MOL设计层以及被配置为将所述有源区域设计层连接到所述金属通孔设计层的第二MOL设计层；以及

以第一缩放比率对所述第一MOL设计层进行缩放以实现缩放IC设计内的缩放第一MOL设计层，其中，所述缩放第一MOL设计层的第一间距与所述缩放IC设计内的缩放栅极设计层的间距相匹配；并且

以第二缩放比率对所述第二MOL设计层进行缩放以实现所述缩放IC设计内的缩放第二MOL设计层，其中，所述缩放第二MOL设计层的第二间距不同于所述缩放栅极设计层的间距。

2.根据权利要求1所述的方法，进一步包括：

以不同缩放比率的所述第一缩放比率和所述第二缩放比率对所述MOL部分的不同设计层进行缩放，以避免所述FEOL部分和所述BEOL部分之间的未对准误差。

3.根据权利要求1所述的方法，其中，所述BEOL部分包括：

第一金属线设计层，设置在所述金属通孔设计层之上。

4.根据权利要求3所述的方法，

其中，所述FEOL部分的栅极设计层包括设置在半导体衬底上方的多晶硅设计层；并且

所述MOL部分的第一MOL设计层被配置为将所述多晶硅设计层连接到所述金属通孔设计层。

5.根据权利要求4所述的方法，

其中，以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率大于对所述FEOL部分进行缩放的FEOL缩放比率；

所述第一缩放比率等于所述FEOL缩放比率；以及

所述第二缩放比率大于所述FEOL缩放比率。

6.根据权利要求5所述的方法，其中，所述FEOL缩放比率介于所述初始IC设计的70％与80％之间的范围内。

7.根据权利要求6所述的方法，其中，所述FEOL缩放比率等于所述缩放IC设计内的所述多晶硅设计层的缩放间距除以所述初始IC设计内的所述多晶硅设计层的间距。

8.根据权利要求1所述的方法，进一步包括：

基于所述缩放集成芯片设计，在半导体衬底上生成集成芯片。

9.一种用于生成缩放集成芯片设计的方法，包括：

形成包括表示集成芯片的图形的初始集成芯片IC设计，所述集成芯片具有前道工序FEOL部分、中间工序MOL部分和后道工序BEOL部分；

以FEOL缩放比率对所述FEOL部分进行缩放；

以第一MOL缩放比率对所述MOL部分内的第一设计层进行缩放以实现缩放第一MOL设计层，所述缩放第一MOL设计层的第一间距与缩放IC设计内的缩放栅极设计层的间距相匹配；

以第二MOL缩放比率对所述MOL部分内的第二设计层进行缩放以实现缩放第二MOL设计层，所述缩放第二MOL设计层的第二间距不同于所述缩放栅极设计层的间距；以及

以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率不同于所述FEOL缩放比率。

10.根据权利要求9所述的方法，其中，所述BEOL部分包括：

第一金属通孔设计层；以及

第一金属线设计层，被设置在所述第一金属通孔设计层之上。

11.根据权利要求10所述的方法，

其中，所述FEOL部分的栅极设计层包括设置在半导体衬底上方的多晶硅设计层；

所述第一设计层被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层；以及

所述第二设计层被配置为将所述半导体衬底内的有源区域连接到所述第一金属通孔设计层。

12.根据权利要求9所述的方法，

其中，所述BEOL缩放比率大于所述FEOL缩放比率；

所述第一MOL缩放比率等于所述FEOL缩放比率；以及

所述第二MOL缩放比率大于所述FEOL缩放比率。