[发明专利]里德-所罗门伞型代码的并行分解

说明书

本发明的各实施方式总体上涉及里德‑所罗门伞型代码的并行分解。具体地，呈现了一种用于处理码字的系统、方法、装置和技术。接收长度为n个符号并且具有k个校验符号的里德‑所罗门母码字，并且接收的里德‑所罗门母码字的n个符号被分成v个里德‑所罗门子码字，其中v是与接收的里德‑所罗门母码字相关联的分解因子。在v个并行处理的相应子集中处理v个里德‑所罗门子码字以输出v个解码的码字。

背景技术

许多现代应用在使用循环纠错代码（诸如里德-所罗门代码）在网络上传输数据之前对数据进行编码。此类代码能够提供强大的纠错能力。例如，长度为n并且包括n-k个校验符号的里德-所罗门代码可以检测多达t=n-k个错误符号的任意组合并且纠正多达个符号的任意组合，其中表示地板函数。

里德-所罗门代码逐渐地用于高速数据应用。例如，针对底板的IEEE802.3标准规定了里德-所罗门代码的使用。然而，足够快地对里德-所罗门代码解码以满足此类高速数据应用的吞吐量要求可能是具有挑战的。在一个方法中，多个前向纠错（FEC）电路被视为解码器的一部分，以便达到期望的数据吞吐量。虽然多个FEC电路可以以与整体器件成本（整体器件成本可以包括用于所需大小的裸片、数字逻辑和收发器以及封装的成本）相比相对低的成本实现，但是考虑到其他因素可能使得此类设计并不是所期望的。例如，实例化与最大情况下所需一样多的FEC可能导致现场可编程门阵列（FPGA）中包括太多的专用组件。

针对使用FEC代码（诸如里德-所罗门代码）的许多应用，其被设计用于“典型”信道。在已知信道具有比代码被设计更低的错误率的情况下，可以执行码字的部分解码。针对里德-所罗门代码，可以采取完整码字被编码并且仅解码错误多项式的子集的形式。备选地，码字可以仅被部分编码。

发明内容

呈现了一种用于处理码字的系统、方法、装置和技术。在某些布置中，接收长度为n个符号并且具有k个校验符号的里德-所罗门母码字，接收的里德-所罗门母码字的n个符号被分成v个里德-所罗门子（daughter）码字，其中v是与接收的里德-所罗门母码字相关联的分解因子。在v个并行处理的相应子集中处理v个里德-所罗门子码字以输出v个解码的码字。

在某些布置中，码字处理电路包括：接收器电路，被配置为接收长度为n个符号并且具有k个校验符号的里德-所罗门母码字；并行化电路，被配置为将接收的里德-所罗门母码字的n个符号分成v个里德-所罗门子码字，其中v是与里德-所罗门母码字相关联的分解因子；以及解码电路，被配置为在v个并行处理的相应集合中处理v个里德-所罗门子码字以输出v个解码的码字。

在某些布置中，错误定位多项式电路包括：以循环移位结构布置的寄存器组，其中该寄存器组被配置为存储里德-所罗门母代码的校验子（syndrome）值并且可分解成多个寄存器子组，每个寄存器子组以循环移位结构布置并且被配置为存储与里德-所罗门母代码相关联的里德-所罗门子代码的校验子值。

在某些布置中，钱氏搜索电路包括基于伽罗瓦域的乘和加结构，以及分解的乘和加结构。在钱氏搜索电路的某些实现方式中，基于伽罗瓦域的乘和加结构包括多个伽罗瓦域变量乘法器，其中该多个伽罗瓦域变量乘法器被配置为将校验子值集合中的每个校验子值与元素集合中的相应元素相乘，并且将每次乘法运算的结果相加以产生多项式的根。另外，分解的乘和加结构包括与基于伽罗瓦域的乘和加结构的一部分相同的电路，该分解的乘和加结构被配置为向与基于伽罗瓦域的乘和加结构的一部分相同的电路应用元素集合的子集。

在钱氏搜索电路的某些其他实现方式中，钱氏搜索电路包括基于伽罗瓦域的乘和加结构，该基于伽罗瓦域的乘和加结构包括多个伽罗瓦域固定乘法器，其被配置为选择该多个伽罗瓦域固定乘法器的子集，使用该多个伽罗瓦域固定乘法器的子集中的一个伽罗瓦域固定乘法器逐步地将校验子值集合中的每个校验子值与元素集合中的相应元素相乘，并且将每次乘法运算的结果相加以产生多项式的根。另外，分解的乘和加结构包括与基于伽罗瓦域的乘和加结构的一部分相同的电路，并且被配置为向与基于伽罗瓦域的乘和加结构的一部分相同的电路应用元素集合的子集。

附图说明