[发明专利]用于降低访问延时的非易失性存储装置和相关方法

权利要求书

1.一种非易失性存储装置，所述装置包括：

存储器核，包括多个可变电阻存储单元；

输入/输出I/O电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出I/O电路还被构造为在解码第一数据包信号时发起核存取操作，并且在解码第二数据包信号时选择性地继续或停止核存取操作；

读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作，

其中，所述核存取操作是核读取操作，其中，第一数据包信号和第二数据包信号分别包括用于核读取操作的第一行地址和第二行地址。

2.根据权利要求1所述的非易失性存储装置，其中，所述部分核存取操作为用于核读取操作的位线放电操作。

3.根据权利要求1所述的非易失性存储装置，其中，I/O电路基于第二行地址确定第一数据包信号和第二数据包信号是与核读取操作相应还是与非核读取操作相应。

4.根据权利要求3所述的非易失性存储装置，其中，I/O电路在确定第一数据包信号和第二数据包信号与非核读取操作相应时停止核读取操作，并在确定第一数据包信号和第二数据包信号与核读取操作相应时继续核读取操作。

5.根据权利要求1所述的非易失性存储装置，其中，第一行地址为第二行地址的上层地址。

6.根据权利要求1所述的非易失性存储装置，其中，第一数据包信号包括命令。

7.根据权利要求6所述的非易失性存储装置，其中，在I/O电路接收第二数据包信号之后，读取电路执行所述部分核存取操作。

8.根据权利要求1所述的非易失性存储装置，其中，I/O电路包括存储有分区地址的多个地址缓冲器，并且第一数据包信号包括用于选择所述多个地址缓冲器中的一个地址缓冲器的缓冲器选择信号。

9.根据权利要求8所述的非易失性存储装置，其中，读取电路利用由缓冲器选择信号选择的地址缓冲器的分区地址执行所述部分核存取操作。

10.根据权利要求9所述的非易失性存储装置，其中，在分区地址的设置时间之后，读取电路执行所述部分核存取操作。

11.根据权利要求1所述的非易失性存储装置，其中，作为确定第二数据包信号与重叠窗口地址重叠的结果，停止核存取操作。

12.根据权利要求1所述的非易失性存储装置，其中，与时钟信号的上升沿同步地提供第一数据包信号至I/O电路，与时钟信号的下降沿同步地提供第二数据包信号至I/O电路。

13.根据权利要求1所述的非易失性存储装置，其中，可变电阻存储单元包括相变存储单元。

14.一种操作非易失性存储装置的方法，所述方法包括：

依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息；

解码第一数据包信号，在解码第一数据包信号时发起针对非易失性存储装置的存储器阵列的核存取操作，之后解码第二数据包信号；

在解码第二数据包信号时选择性地继续或停止核存取操作，

其中，所述核存取操是非易失性存储装置的核读取操作，其中，第一数据包信号和第二数据包信号分别包括用于核读取操作的第一行地址和第二行地址。

15.根据权利要求14所述的方法，其中，发起核存取操作的步骤包括在存储器阵列上执行位线放电操作。

16.根据权利要求15所述的方法，其中，继续核存取操作的步骤包括在存储器阵列上执行位线预充电操作和开发操作。

17.根据权利要求14所述的方法，还包括：在停止核存取操作时，基于第一数据包信号和第二数据包信号中的信息，访问重叠窗口寄存器。