[发明专利]时钟调整装置及其相关时钟调整方法

说明书

技术领域

本发明是有关于一种时钟调整装置及其方法，且特别是有关于一种自动时钟调整装置及其相关时钟调整方法。

背景技术

一般来说，设计在集成电路中的弛张振荡器(relaxation oscillator)需要进行时钟信号调整动作(clock trimming action)。如此，才可确认弛张振荡器产生准确的时钟信号。

美国专利US8,058,893揭露一种可降低内部振荡器测试时间的频率调整(frequency trimming for internal oscillator for test-time reduction)。请参照图1A与图1B，其所绘示时钟调整系统及其相关信号示意图。此系统10包括：一测试器(tester)12与一微控制器集成电路(micro controller integrated circuit)11。微控制器集成电路11包括：石英振荡器(crystal oscillator)21、内嵌式振荡器(on-chip oscillator)13、总线19、存储器18、调整暂存器(trimming register)15、处理器(processor)17、内嵌式除错器(on-chip debugger)22、I/O暂存器16、计数器14、多工器(MUX)20、以及多个端点23～26。

当系统10开始进行时钟调整时，测试器12将内部测试程序28转换成为串行数据，经由端点26、内嵌式除错器22以及总线19储存于至存储器18内。接着，处理器17根据测试程序28，产生一调整数值(trimming value)至调整暂存器15，并且提供逻辑“1”的控制信号(Control)至多工器20。因此，内嵌式振荡器13即根据调整暂存器15中的调整数值产生时钟信号(CLK)，并经由多工器20传递至计数器14。

当测试器12输出的参考信号为高电平时，经由端点23传递至计数器14将使得计数器14被致能(enable)而开始计数时钟信号(CLK)的脉冲数目。当参考信号回复为低电平后，计数器14输出一计数值(Count)经由总线19而传递至处理器17。再者，处理器17即根据计数值(Count)进一步变更调整数值29，以进行时钟信号(CLK)的频率调整。

利用重复上述的步骤，处理器17可继续产生不同的调整数值并重复相同的动作，并根据计数器14输出的计数值(Count)来判断时钟信号(CLK)。当处理器17接收到的计数值(Count)符合一预设值时，即确认时钟信号(CLK)的频率到达预设频率，而其对应的调整数值29即储存于存储器18中。最后，处理器17控制I/O暂存器16由端点24产生完成信号(Done)至测试器12，以通知测试器12时钟信号调整动作完成。当然，如果处理器17产生不同的调整数值后，其计数值(Count)仍无法符合此预设值时，则处理器17控制I/O暂存器16由端点25产生失败信号(Fail)至测试器12，以通知测试器12时钟信号调整动作失败。

如第1B图所示，假设系统要将时钟信号(CLK)调整至1000Hz的目标频率(target frequency)。于参考信号10ms的高电平区间，计数器14产生的计数值为7，则代表内嵌式振荡器13产生的时钟信号(CLK)频率太慢(约为700Hz)，则内嵌式振荡器13被视为慢振荡器(slow oscillator)。此时，处理器17需要提高调整数值。

再者，于参考信号10ms的高电平区间，计数器14产生的计数值为13(约为1300Hz)，则代表内嵌式振荡器13产生的时钟信号(CLK)频率太快，则内嵌式振荡器13被视为快振荡器(fast oscillator)。此时，处理器17需要降低调整数值。

最后，于参考信号10ms的高电平区间，计数器14产生的计数值为10，则代表内嵌式振荡器13产生的时钟信号(CLK)频率准确(约为1000Hz)，则内嵌式振荡器13被视为准确振荡器(accurate oscillator)。此时，处理器17即将对应的调整数值记录于存储器18中，并完成时钟信号调整动作。

然而，在美国专利US8,058,893中有提到，由于参考信号与时钟信号(CLK)之间无法同步，其误差(Δt)最大可能会到达一个时钟周期(one clock cycle)。

发明内容

本发明的主要目的在于提出一种时钟调整装置及其相关时钟调整方法，通过同步参考信号与时钟信号，使得调整后的时钟信号更准确。