[发明专利]采用电容测试结构检测多晶硅栅极刻蚀缺陷的方法

说明书

技术领域

本发明涉及集成电路制造工艺领域，尤其涉及多晶硅刻蚀缺陷的检测。

背景技术

随着集成电路工艺的发展以及关键尺寸按比例缩小，能够在线及时检测到极限尺寸的缺陷对良率提升至关重要，为此半导体制造采用多种检测方法，例如：暗场扫描、亮场扫描和电子束（E-beam）扫描等。然而并非所有缺陷均能被检测到，例如处于极限尺寸的多晶硅栅极刻蚀残留缺陷A就不容易被检测出来，如图1a和图1b所示。

其原因在于，该类缺陷的尺寸与厚度超出了光学检测的能力范围，且没有电压衬度的差异，其与背景的二次电子信号差异非常弱，很难被电子束检测仪检测到。目前针对此种缺陷，通常需要在工艺结束后的电性测试才能有所反应，但这大大增加了在线分析的难度。如如图1a为工艺结束后的电性测试失效的分布图，图1b为典型的刻蚀缺陷。

中国专利（CN103346076A）公开了改善栅氧有源区缺陷的方法,该在衬底上生长栅氧化层；在栅氧化层上淀积多晶硅层；进行N型多晶硅栅预掺杂；在多晶硅层上形成包括PEOX层和O₃TEOS层的叠层的多晶硅栅掩模层；在多晶硅栅掩模层上形成抗反射层；在抗反射层上形成光刻胶，并利用光刻胶刻蚀多晶硅层以形成多晶硅栅。

该专利供了一种能够在多晶硅栅结构的制作过程中防止有源区产生缺陷的改善栅氧有源区缺陷的方法。但并没有解决处于极限尺寸的多晶硅栅极刻蚀残留缺陷不容易被检测出来的问题。

中国专利（CN102420116B）公开了消除栅极凹形缺陷的方法，其中，在基底上自下而上依次生成第一氧化层、多晶硅层、第二氧化层、氮化硅层、无定形碳层；刻蚀氮化硅层及无定形碳层形成由氮化硅及无定形碳构成的掩膜，以掩膜作为硬掩模对多晶硅层、第二氧化层进行刻蚀，形成栅极及位于栅极之上的部分第二氧化层；之后在栅极的两侧生长侧壁氧化层；清除基底表面的第一氧化层并仅保留位于栅极下方的栅氧化物层；在基底上生长一层硅层；去除氮化硅层。

该专利解决了现有技术中半导体器件中存在凹形缺陷导致器件性能下降的问题，通过在多晶硅层以及多晶硅下的基底增加保护层实现避免栅极凹形缺陷。但并没有解决处于极限尺寸的多晶硅栅极刻蚀残留缺陷不容易被检测出来的问题。

发明内容

本发明为解决目前处于极限尺寸的多晶硅栅极刻蚀残留缺陷不容易被检测出来的问题，从而提供采用电容测试结构检测多晶硅栅极刻蚀缺陷的方法的技术方案。

发明所述采用电容测试结构检测多晶硅栅极刻蚀缺陷的方法，包括下述步骤：

步骤1.建立电容测试结构；

步骤2.将所述电容测试结构放置于电子束检测仪的监控产品测试位置，在所述电容测试结构的表面沉积掩模层，根据前段工艺进行流片；

步骤3.采用刻蚀工艺对所述电容测试结构进行刻蚀；

步骤4.采用所述电子束检测仪对刻蚀后的所述电容测试结构进行检测，判断所述电容测试结构是否存在桥连，若是则存在缺陷，若否则所述电容测试结构不存在缺陷。

优选的，步骤1所述电容测试结构的线间距离与监控产品的多晶硅栅极的线间距离相同，所述电容测试结构的有源区结构与所述监控产品的多晶硅的有源区结构相同。

优选的，所述电容测试结构包括：P阱、N阱、多根与所述监控产品的多晶硅栅极材质相同的标准多晶硅和多根准接地的多晶硅。

优选的，多根所述准接地的多晶硅设置于所述P阱和所述N阱上，每根所述准接地的多晶硅的一端均固定于一准接地的多晶硅块上，每两根所述准接地的多晶硅中设置有一根漂浮的所述标准多晶硅，所述标准多晶硅与准接地的多晶硅等间距平行排列。

优选的，步骤2所述测试位置为切割道的位置。

优选的，步骤2所述掩模层沉积于所述电容测试结构的有源区、所述标准多晶硅、所述准接地的多晶硅、所述P阱和所述N阱表面。

本发明的有益效果：

本发明通过建立电容测试结构，采用电子束检测仪对该结构和待检测多晶硅栅极进行检测，由于此类缺陷对特殊结构敏感，电子束检测仪对材质表面结构的敏感度很高，同时待检测多晶硅栅极中的多晶硅结构有所差异，连接电容测试结构的多晶硅在正电势条件下，将更难以达到表面电势平衡，从而在扫描条件下会产生与常规多晶硅的影像差异，存在桥连。采用该方法能够及时发现在线缺陷，为研发阶段良率提升提供数据参考，缩短研发周期；为产品提供监控手段，缩短影响区间，为产品良率提供保障。

附图说明

图1a为电性测试失效的分布图；

图1b为电性测试失效的刻蚀缺陷图；