[发明专利]模/数转换器及模/数转换方法

说明书

技术领域

本发明涉及一种模/数转换器及相应的模/数转换方法。

背景技术

CMOS器件的降尺寸和新应用的崛起是模/数转换器(ADC)架构向前发展的驱动因素。技术的降尺寸演进到纳米级器件的级别，对于传统的IC设计方法而言是个挑战。特别地，由于低供电电压而带来的低固有增益和降低的器件动态范围，将使得基于电压域的信号处理进行的ADC设计变得困难。

然而，先进的纳米级器件的增加的速度、提升的时间分辨率和减小的尺寸等，实现了高集成度的高速数字设计，并导致所需付出的设计努力减少。从而，基于时域信号处理的数字主导的ADC架构成为了一种有前途的ADC架构。

新兴的应用同样开始要求ADC在宽范围的速度内实现较节能的运行。例如，多标准接收器、多传感器系统、和多格式视频处理系统需要从每秒数千取样(KS/s)至每秒数百万取样(MS/s)的处理运算速度。

在Imran Ahmed和David A.Johns的“A50MS/s(35mW)to1KS/s(15uW)power scalable10bit pipelined ADC using rapid power-on opamps and minimal bias current variation”，IEEE J.Solid-State Circuits，vol.40，no.12，2005年12月，第2446-2455页中提出了一种可调功率的流水线ADC。这种电路运行于1KS/s至50MS/s的速度范围中。然而，这种结构是基于一种模拟密集型的方案，称为运算放大器设计。

作为一种替代性的数字主导结构，传统的基于压控振荡器(VCO)的ADC具有宽范围的运算速度性能。

Takamoto Watanabe、Tamotsu Mizuno和Yasuaki Makino在“Anall-digital Analog-to-digital Converter with12uV/LSB using moving aVerage filtering”，IEEE J.Solid-State Circuits，vol.38，no.1，2003年1月，第120-125页中提出了一种基于开环VCO的ADC。这种ADC是基于一种全数字方案，其包括了环延迟线、计数器、锁存器、编码器和减法器。由于该ADC是用于传感器的接口，该设计的重点被放在了高比特分辨率和集成尺寸/面积上。对环延迟中的流通数进行计数以用于粗略量化，并利用锁存器和编码器进行细量化。利用这种量化信息，可将模拟的输入电压信号转换为数字编码。然而，由于一直使用环延迟的同样的起始点，可能不能得到动态元素匹配(DEM)的属性和一阶噪声塑型。

为补偿以上缺陷，在该架构中可以利用VCO取代环延迟线。从而，可以得到DEM和一阶噪声塑型属性。进一步地，为增强线性度和比特分辨率，出现了该架构的一种变体，利用了差分输出和主动插值。在Jorg Daniels、WimDehaene、Andreas Wiesbauer和MichielSteyaert的“A0.02mm265nm CMOS30MHz BW All-Digital differential VCO-based ADC with64dB SNDR”，IEEE Symp.VLSI circuits Techn.Dig.Of Papers，第155-156页，2010年6月中有揭示。

基于VCO的ADC的另一个重要考虑是在速度与比特分辨率之间的权衡。如果取样速率变慢，由于相位信息的累积，比特分辨率会提高。然而，在中/高分辨率的基于VCO的ADC中，功耗并不随采样频率的变化而发生显著的变化，这是因为VCO一直保持振荡，而VCO是整体功耗的主要消耗者。

传统意义上认为数字主导的ADC的功耗相对于取样频率而言一直是可调的，即使功耗的可调性仅在功耗运行同步到取样时钟时能得到保证。在传统的基于VCO的ADC中，VCO的振荡和量化操作的一部分的发生与取样频率无关。这会导致传统的基于VCO的ADC的功耗可调性差。

发明内容

根据本发明的实施方式，提供如权利要求1所述的ADC。

本发明提供了一种基于门控环VCO(GRVCO)的ADC架构，其可以提供基于VCO的ADC、门控VCO(GVCO)和门控环形振荡器(GRO)的优点。根据本发明实施方式的基于GRVCO的ADC可以实现在功耗、比特分辨率和速度之间的权衡。

本发明的实施方式的好处在于：

应用了GVCO和GRO概念的数字主导的架构；