[发明专利]半导体装置以及用于制造该半导体装置的方法

说明书

技术领域

下面的描述涉及一种半导体装置，并且涉及例如具有其上部宽度比下部宽度宽的沟槽的半导体装置以及用来制造该半导体装置的方法。

背景技术

金属氧化物半导体场效应晶体管（MOSFET）是半导体产业中众所周知的一种半导体装置。MOSFET的一种类型是垂直导电沟槽MOSFET。

图1是示意性示出MOSFET的剖视图。

参照图1，MOSFET10包括沟槽17。沟槽17均包括通过栅极绝缘层19与主体区域15绝缘的多晶硅栅极21。源极区域23接触每个沟槽17的侧表面。栅极绝缘层19使栅极21与金属层30绝缘。半导体基底11形成MOSFET10的漏极。

仍然参照图1，附图标记A表示沟槽宽度，B表示接触开口，C表示沟槽与接触开口之间的间隙。当MOSFET10偏置在导通状态时，电流在源极区域23和半导体基底11之间竖直流动。

在导通状态，MOSFET10的电流能力与漏极和源极之间的导通电阻Rds_on成反比。因此，为了改善MOSFET10的电流能力，必须降低导通电阻Rds_on。

一种降低MOSFET10的导通电阻的方法是增加沟槽17的密度，即，每单位面积的沟槽个数。这个通过减小单元间距实现。然而，MOSFET的单元间距可以减小的程度受限于包括在MOSFET单元中的特定部件和制造MOSFET使用的工艺。

在MOSFET中，源极区域通常从沟槽沿着水平方向形成在半导体基底上，以使导通电阻降低。这样增加了每单位面积的MOSFET单元的密度。

为了降低MOSFET的导通电阻，必须增加每单位面积的沟槽的个数。然而，需要在沟槽和表面上的接触开口之间设置间隙的工艺，以从沟槽沿着水平方向在半导体基底上形成源极区域。因此，限制了沟槽间隙可以减小的程度，并且还限制了MOSFET的导通电阻可以降低的程度。

发明内容

在一个总体方面，提供一种半导体装置，所述半导体装置包括：沟槽，设置在基底的外延层内，沟槽具有宽度大于下沟槽部分的宽度的上沟槽部分；栅极绝缘层，设置在沟槽的内表面上；栅极，设置在沟槽内；层间绝缘层图案，设置在包括栅极的沟槽内的栅极绝缘层上；源极区域，设置在基底内并且接触沟槽的上沟槽部分的侧壁；主体区域，设置在基底的外延层内；接触沟槽，填充有金属，接触沟槽使源极区域和主体区域能够彼此接触；以及重掺杂区域，形成在接触沟槽的下面，重掺杂区域具有类型与主体区域的杂质类型相同的杂质并且具有比主体区域的杂质浓度高的杂质浓度。

源极区域的下表面可以形成为低于接触沟槽的下表面。

栅极的上表面可以与接触沟槽的下表面齐平或比接触沟槽的下表面高。

从基底的上表面到接触沟槽的下表面的深度可以是从基底的上表面到下沟槽部分的下表面的深度的一半。

栅极的上表面可以与接触沟槽的下表面齐平或比接触沟槽的下表面低。

层间绝缘层可以包括BPSG膜、HLD氧化物或它们的组合。

在另一个总体方面，提供一种用于制造半导体装置的方法，所述方法包括：在基底的外延层内形成下沟槽部分；在下沟槽部分的表面上形成第一氧化物层；在下沟槽部分内的第一氧化物层上形成牺牲埋层图案；去除第一氧化物层的暴露部分，以暴露下沟槽部分的侧壁；在下沟槽部分的侧壁上和牺牲埋层图案的表面上形成第二氧化物层；去除第二氧化物层、牺牲埋层图案和第一氧化物层，以在下沟槽部分的侧壁上形成上沟槽部分，上沟槽部分的宽度大于下沟槽部分的宽度；在下沟槽部分的表面、上沟槽部分的表面和基底的外延层的表面上形成栅极绝缘层；通过在下沟槽部分和上沟槽部分内的栅极绝缘层上沉积多晶硅填充沟槽；在外延层内形成主体区域；通过蚀刻多晶硅在下沟槽部分内形成栅极；通过离子注入到上沟槽部分的侧壁中形成源极区域；在上沟槽部分内的栅极绝缘层上形成层间绝缘层图案；形成接触沟槽以使源极区域和主体区域接触；在接触沟槽上形成重掺杂杂质区域，重掺杂杂质区域具有类型与主体区域的杂质类型相同的杂质并且具有比主体区域的杂质浓度高的杂质浓度；以及用金属层填充接触沟槽。

可以利用自对准接触蚀刻方法形成接触沟槽。

层间绝缘层可以包括BPSG膜、HLD氧化物或它们的组合。

牺牲埋层图案可以由多晶硅或层间绝缘材料制成。

可以通过回蚀多晶硅形成栅极。