[发明专利]存储控制器件、存储器件、信息处理系统及存储控制方法

说明书

技术领域

本发明涉及存储控制器件。更具体地，本发明涉及存储控制器件、存储器件、用于存储器的信息处理系统以及这种器件和系统中的处理方法。

背景技术

在信息处理系统中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)等被用作工作存储器。这种DRAM是典型的易失性存储器，一旦电源停止工作，其存储的内容就会消失。同时，近年来，非易失性存储器(NVM)被广泛地使用。这种非易失性存储器落入与以大的数据大小为单位的数据存取相对应的闪速存储器以及能够以小的数据大小为单位的高速随机存取的非易失性随机存取存储器(NVRAM)的一般分类中。这里，闪速存储器的典型示例可以包括NAND型闪速存储器。另一方面，非易失性随机存取存储器的示例可以包括ReRAM(电阻式RAM)、PCRAM(相变式RAM)和MRAM(磁阻式RAM)等。

在将数据写入到存储器单元的处理中，设想非易失性存储器在写入步骤中将数据写入到存储器单元以及在验证步骤中从存储器单元读取数据并通过将所读取的数据与所写入的数据进行比较来实施验证。在写入存储器单元时，重复这些步骤直到根据写入步骤之后的验证步骤中的数据比较结果确认了数据匹配为止。由于存储器单元在特性上具有一定范围的变化，并且也在这些步骤的数量上发现了相似的变化，因此，出现在写入操作期间的繁忙时间不是固定的时间段。相应地，对于非易失性存储器的写入繁忙时间，指定典型值和最大值来作为一般标准。典型值由写入操作期间成功验证的平均频率来决定，而最大值由写入步骤和验证步骤重复的最大频率来决定。如果这些步骤被重复至最大次数，那么验证失败的存储器单元通常可被判定为缺陷单元。

由于这种写入时间上的变化的原因，非易失性存储器的写入性能由于具有长的写入时间的单元而劣化。典型地，在非易失性存储器中，同时对由多个存储器单元构成并通常被称作页的写入单位实施写入操作。因而，即使在页中只有几个存储器单元，由于上述变化而具有长的写入时间，也很难在完成这些存储器单元的写入之前开始下一页的写入，这导致整个写入处理性能的劣化。对于采用多块(multi-bank)构造(其具有使用页作为写入单位的多个非易失性存储器块(memory bank)的非易失性存储器来说同样如此。由于变化而增加了某个块的页写入时间，并因此任何其他已完成写入操作的块处于等候开始下一页的写入的状态直到这个块完成其写入操作为止，这导致了整个非易失性存储器在写入性能上的劣化。更具体地，无论哪种情况，虽然已完成写入操作的块的页处于只在接收到下一数据时才能开始写入操作的状态，但是下一个数据条目仍然停留在待命状态直到所有的块都完成其写入操作为止，这导致了写入性能下降。

相反，提出了以下方法，即，通过在写入繁忙时间期间将下一写入数据传输到非易失性存储器的内部缓冲器来防止数据传输时间成为开始下一写入操作时的开销(例如，参照日本未经审查专利申请2003-196989)。另外，对于多块构造，提出以下方法，即，通过为每个块提供缓冲器来减小开始写入操作时的开销(例如，参照日本未经审查专利申请2007-080475)。

然而，在写入繁忙时间期间将写入数据传输到缓冲器的现有技术中，很难防止由增加的写入繁忙时间引起的速度的降低。另外，在为每个块提供缓冲器的现有技术中，因为由增加的写入繁忙时间引起的速度的降低的原因，只获取了与上面相同的效果。此外，这种现有技术包括用于每个块的具有页大小的缓冲器，并且其缺点在于随着作为写入单位的页的大小的增加以及非易失性存储器中块的数量的增加，每个缓冲器的大小也增加。

在目前可用的以闪速存储器代表的非易失性存储器中，繁忙时间的典型值可以是大约几百微秒到几毫秒的数量级，并且繁忙时间不以典型值的倍数而变化，而是以更精细的时间单位来变化。相应地，典型值的时间比变化的时间长度更具支配性，并且通过吸收这种变化而实现的性能改善的效果并不大。相反，在作为新式高速非易失性存储器的NVRAM中，因为写入繁忙时间可以小至约数十纳秒至几微秒的数量级的值，并且繁忙时间的变化也相当于几乎相同数量级长度的时间，繁忙时间变化对写入性能的影响是显著的。另外，由于作为写入单位的页的大小为小，并且提供了高速接口，所以通过提供如上所述的缓冲器而允许被隐藏的繁忙时间显著地变短。

发明内容

有鉴于此，期望提供即使在一部分写入单位被置于繁忙状态时也尽可能地继续写入处理操作的技术。