[发明专利]于集成电路产品的不同结构上形成不对称间隔件的方法

说明书

技术领域

本揭示内容大体有关于精密半导体装置的制造，且更特别的是，有关于在可形成于集成电路产品上的各种不同结构上形成不对称间隔件的各种方法。

背景技术

制造诸如CPU、储存装置、ASIC(特殊应用集成电路)之类的先进集成电路需要根据指定的电路布局在给定芯片区中形成大量电路组件。场效应晶体管(FET)为实质决定集成电路之效能的重要电路组件之一。场效应晶体管通常为NMOS装置或者是PMOS装置。在制造复杂的集成电路期间，在包含结晶半导体层的基板上形成数百万个晶体管，例如NMOS晶体管及/或PMOS晶体管。不论是纳入考虑的是NMOS晶体管还是PMOS晶体管，场效应晶体管通常包含所谓的PN结，其由被称作漏极及源极区域的重度掺杂区域与配置于高度掺杂源极/漏极区之间被称作沟道区的轻度掺杂或无掺杂区域之间的接口形成。MOS晶体管的沟道长度大体被视为源极/漏极区之间的横向距离。

制造半导体装置的持续驱动力是增加某些集成电路装置(例如，微处理器、内存装置及其类似者)的操作速度。由于有增加速度的需求，半导体装置(例如，晶体管)的尺寸已持续减小。例如，在例如场效应晶体管(FET)的装置中，装置参数(例如，沟道长度、接面深度与栅极电介质厚度等等)都被持续地缩减。一般而言，FET的沟道长度愈小，晶体管的操作速度会愈快。此外，藉由减少典型晶体管之组件的大小及/或比例，也可增加晶体管可制作于给定数量之晶圆不动产（wafer real estate）上的密度及数目，从而降低每个晶体管的总成本以及包含此类晶体管之集成电路装置的成本。

可惜，减少晶体管的沟道长度也会增加“短沟道”效应，以及在长沟道晶体管中相对不重要的“边缘效应”。短沟道效应的例子之一主要包括：由于空乏区相对于较短的沟道长度变大，源极至漏极的泄露电流在晶体管应该处于“关闭”或不导电状态时增加。此外，也对晶体管效能有不利影响的边缘效应之一是所谓的米勒电容(Miller capacitance)。米勒电容为寄生重叠电容，其系起因于掺杂多晶硅栅极与栅极电介质与FET中强重度掺杂源极/漏极区及/或弱重度掺杂源极/漏极延伸(SDE)区(若有的话)的传导部份(几乎总是)重叠。

不对称间隔件在半导体装置制造期间有各种功能。例如，如果对于在栅极结构附近的源极区或漏极区之不同掺杂需求而言需要差分偏移(differential offset)时，常常利用不对称间隔件来实现此偏移。常用来形成不对称间隔体的技术系利用多重栅极结构侧壁绝缘层以及多重注入用许多光阻屏蔽及蚀刻工艺来产生想要的偏移。此技术既耗时，而且多个屏蔽与蚀刻步骤相应地增加制造成本。

本揭示内容针对在可形成于集成电路产品上之各种不同结构上形成不对称间隔件的各种方法，这可避免或至少减少上述问题中之一个或多个影响。

发明内容

为供基本理解本发明的一些态样，提出以下简化的总结。此总结并非本发明的穷举式总览。它不是想要识别本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细之说明的前言。

本揭示内容大体针对在可形成于集成电路产品上之各种不同结构上形成不对称间隔件的各种方法。本文揭示一种示范方法，包含：在半导体基板之上形成结构，进行保形沉积工艺(conformal deposition process)以形成未掺杂间隔件材料层于该结构之上，进行倾角离子注入工艺(angled ion implant process)以形成掺杂间隔件材料区于该未掺杂间隔件材料层中，并使该未掺杂间隔件材料层的其它部份不被掺杂，在进行该倾角离子注入工艺后，进行移除该未掺杂间隔件材料层之该等未掺杂部份的至少一个蚀刻工艺，藉此产生由邻近该结构之至少一个侧面但不是所有侧面的该掺杂间隔件材料构成的侧壁间隔件。

本文揭示另一种示范方法，包含：在半导体基板之上形成结构，进行保形沉积工艺以形成未掺杂间隔件材料层于该结构之上，用由二氟化硼、硼或碳之其中一者构成的掺质材料进行倾角离子注入工艺以在该未掺杂间隔件材料层中形成包含该掺质材料的掺杂间隔件材料区，并使该未掺杂间隔件材料层的其它部份不被掺杂，在进行该倾角离子注入工艺后，进行选择性地移除该未掺杂间隔件材料层之该等未掺杂部份并留下该掺杂间隔件材料区的第一蚀刻工艺，以及进行第二非等向性蚀刻工艺以移除该掺杂间隔件材料区中方向与该基板之上表面实质平行的部份，以藉此定义由邻近该结构之至少一个侧面但不是所有侧面的该掺杂间隔件材料构成的侧壁间隔件。

附图说明