[发明专利]金属与N型锗接触的制备方法与应用

说明书

技术领域

本发明属于半导体器件领域，具体涉及一种金属与N型锗接触的制备方法与应用。

背景技术

目前，集成电路的特征尺寸已经缩小到22nm，依靠缩小尺寸提高器件性能的方法正面临着物理极限与工艺技术的双重考验。延续集成电路的发展，需要研发新型的器件结构，探索迁移率更高的沟道材料。

锗(Ge)具有比硅(Si)更高的迁移率，即Ge的电子和空穴的迁移率分别是Si材料的2倍和4倍，且Ge能够提供更大的驱动电流和更快的开关速度。Ge的禁带宽度比Si小，相应地驱动电压也更低。另外，Ge与Si同属第IV主族材料，在晶格结构、化学性质等方面具有很多相同的性质，Ge器件的制造工艺与Si集成电路工艺几乎完全兼容。因此，采用Ge替代传统的Si来作为器件的沟道材料，是解决集成电路发展瓶颈的一条有效路径。

现有技术中，Ge沟道P型场效应管具有很好的性能，但Ge沟道N型场效应管的器件特性却并不理想，Ge沟道N型场效应管性能欠佳的主要原因之一是金属与N型锗接触的接触电阻值较高。

对于像Ge一样具有高迁移率和窄禁带宽度的半导体，费米能级钉扎效应很严重。Ge的费米能级被钉扎在价带顶上方约0.1eV处，导致金属与N型锗接触时的电子势垒很高，达到0.45eV以上，且与金属的功函数几乎无关，高的电子势垒带来大的肖特基势垒电阻。为了消除金属与N型锗接触时的费米能级钉扎效应，通常的方法是在金属与N型锗之间插入厚度在10nm以下的绝缘界面层，如氮化硅(Si₃N₄)、氮化锗(Ge₃N₄)、氧化镁(MgO)、氧化铝(Al₂O₃)和氧化锗(GeO₂)等。插入绝缘界面层的有利影响是：改善了Ge表面的晶体质量，阻碍了金属波函数向N型锗的传输，从而削弱甚至完全消除费米能级钉扎效应，使得金属与N型锗接触时的电子势垒高度可以通过改变金属功函数来进行调节，也即低的功函数带来低的电子势垒高度。费米能级钉扎效应被消除后，可方便地选取合适的金属与N型锗接触，降低电子势垒，从而降低肖特基势垒电阻。

然而，插入绝缘界面层又带来新的问题：隧穿电阻。隧穿电阻随着界面层厚度的增加和界面层与N型锗能带之间导带带阶的升高而增大。并且，界面层的厚度存在优化值。界面层较薄时，去费米能级钉扎效应不理想，电子势垒高，肖特基势垒电阻大；界面层较厚时，隧穿电阻较大。接触电阻（包括肖特基势垒电阻和隧穿电阻等）随着界面层厚度的增加先减小后增加。界面层厚度的优化值难以被确定，且厚度的允许偏差小，对界面层制备工艺有较高要求。

发明内容

本发明的目的在于克服现有技术的上述不足，提供一种通过插入特定厚度的N型掺杂的半导体层来降低金属与N型锗接触的接触电阻的金属与N型锗接触的制备方法。

本发明的另一目的是提供一种金属与N型锗接触的制备方法的应用。

为了实现上述发明目的，本发明的技术方案如下：

一种金属与N型锗接触的制备方法，包括如下步骤：

对N型锗衬底进行表面清洗；

在所述N型锗衬底表面沉积一层厚度为0.3～10nm的N型掺杂的半导体层；

在所述N型掺杂的半导体层外表面沉积一层金属层。

以及，上述金属与N型锗接触的制备方法在半导体器件上的应用。

上述金属与N型锗接触的制备方法通过插入特定厚度的N型掺杂的半导体层，不仅有利于削弱费米能级钉扎，降低电子势垒，减小肖特基势垒电阻，且有利于降低隧穿电阻。同时，本发明的N型掺杂的半导体层在降低隧穿电阻的同时，也使隧穿电阻与N型掺杂的半导体层厚度的相关性减弱，降低了在N型掺杂的半导体层的制备工艺中对N型掺杂的半导体层厚度均匀性的限制。

上述金属与N型锗接触的制备方法在半导体器件上的应用，可有效改善Ge沟道N型场效应管性能，适于工业化生产集成电路半导体器件。

附图说明

图1为本发明实施例的金属与N型锗接触的制备方法的流程图。

具体实施方式

为了使本发明要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合实施例与附图，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明的目的是提供一种金属与N型锗接触的制备方法。

为了实现上述发明目的，本发明的技术方案如下：