[发明专利]芯片载体结构、芯片封装及其制造方法

说明书

技术领域

各个实施例总地涉及芯片载体结构、芯片封装、制造芯片载体结构的方法以及制造芯片封装的方法。

背景技术

功率半导体芯片可以集成在例如通孔封装（THP）或表面安装器件（SMD）的电子封装中。

当前，在功率应用中，例如对于高于200伏的高电压应用来说，可以将诸如TO218、TO220、TO247、TO251的标准功率封装用于功率半导体芯片（例如高电压（HV）功率半导体芯片）。

然而，随着未来日益提高的电流（以安培为单位）要求，这些标准功率封装可能由于封装电感（以纳亨为单位）而导致显著的开关损耗（Pswitch，以瓦特为单位）。

图1图示出45毫欧J-FET（面结型栅场效应晶体管）上开关损耗对源引脚电感的依赖性的模拟结果100。

如图1所示，对于45毫欧J-FET所使用的各种封装TO247、TO220、ThinPAK 8x8以及Blade HV，其开关损耗均随着电流增大而增加。其还示出，在相同电流下不同封装TO247、TO220、 ThinPAK和Blade HV的开关损耗是依次降低的，其中TO247封装具有最高的开关损耗并且Blade HV封装具有最低的开关损耗。因此，与TO220和TO247封装相比，使用优化的封装，例如Blade HV和ThinPAK 8x8封装，可以实现较低的开关损耗。

发明内容

各个实施例提供一种芯片载体结构。所述芯片载体结构可以包括结构化的金属芯片载体；至少部分地填充所述结构的密封材料；其中所述金属芯片载体的主表面无所述密封材料。

附图说明

在附图中，类似的参考字符贯穿不同视图通常指代相同的部分。附图并非必须是按比例的，代之以一般将重点放在图示出本发明的原理上。在下面的描述中，参照以下附图描述了本发明的各个实施例，其中：

图1图示出45毫欧面结型栅场效应晶体管上开关损耗对源引脚电感的依赖性的模拟结果。

图2示出根据各个实施例的芯片载体结构；

图3示出根据各个实施例的芯片载体结构；

图4示出根据各个实施例的芯片封装；

图5A和5B示出根据各个实施例的芯片封装；

图6示出根据各个实施例的芯片封装；

图7A示出根据各个实施例的封装，并且图7B示出根据各个实施例的芯片布置；

图8示出根据各个实施例的级联电路；

图9示出根据各个实施例的封装；

图10示出根据各个实施例图示制造芯片载体结构的方法的流程图；以及

图11示出根据各个实施例图示制造芯片封装的方法的流程图。

具体实施方式

以下的详细描述参照附图，其中所述附图以图示的方式示出可以实践本发明的具体细节和实施例。

使用在本文中，单词“示例性的”意味着“用作例子、实例或者图示”。在本文中任何描述为“示例性的”实施例或设计并非必须被解释为优选于或优于其他实施例或设计。

关于沉积材料形成于侧或表面“之上”所使用的单词“之上”在本文中可以用来意指所述沉积材料可以在所暗指侧或表面 “直接之上”形成，例如与所暗指侧或表面直接接触。关于沉积材料形成于侧或表面“之上”所使用的单词“之上”在本文中可以用来意指所述沉积材料可以在所暗指侧或表面 “非直接之上”形成，其中在所暗指侧或表面与所述沉积材料之间布置有一个或更多个另外的层。

各个实施例提供一种具有良好电气性能和热性能的芯片载体结构，所述芯片载体结构可以用于实现支持高电压（例如大于200伏）的封装。各个实施例还提供一种用于功率半导体的支持高电压（例如大于200伏）的嵌入式封装。

图2示出根据各个实施例的芯片载体结构200。

芯片载体结构200可以包括结构化的金属芯片载体（该金属芯片载体可以在密封前已预先结构化）202；至少部分地填充所述结构200的密封材料204；其中所述金属芯片载体202的主表面（例如顶表面和底表面）无所述密封材料204。

结构化的金属芯片载体202可以包括引线框架。所述引线框架可以由金属或金属合金制成，所述金属或金属合金例如包括选自由铜（Cu）、铁镍（FeNi）、钢等组成的组的材料。

在各个实施例中，密封材料204可以包括压模或其他可类比材料。密封材料204可以包括模塑料（mold compound），例如被填充的环氧树脂，如填充有SiO的环氧树脂。