[发明专利]一种基于FPGA多路高清视频叠加方法

说明书

技术领域

本发明涉及视频叠加技术，具体说是基于FPGA多路高清视频叠加方法。

背景技术

视频图像叠加技术可以将多路视频图像信号进行叠加并输出到一台显示器上进行显示。多路视频图像信号中,一路作为被叠加信号(即背景),余下的作为叠加信号(即前景),在背景视频图象中可以融入前景视频图象并在同一终端上显示。这项技术在电视系统、视频监控系统、广告娱乐、交通管理等领域有着广泛的应用。目前国内生产视频叠加器主要采用视频矩阵、画面分割器实现，大多采用专用的视频叠加芯片设计而成，其灵活性较差，成本高。

针对多路高清视频叠加设计，目前采用的方法多为使用多个DSP芯片，或使用FPGA+DSP的方式。但是，采用多个DSP芯片来进行多路高清视频叠加的话，由于高清视频的数据量非常大，实时性要求高，对DSP的性能要求也就非常高了，这样的话，其成本会大大提高，而且系统的复杂度也会提高；采用FPGA+DSP来处理的话，通常DSP作为主控制器，对视频进行叠加处理运算，FPGA用来进行视频数据采集和视频信号的降频，这种方法会增加设备成本，并且会增加主处理单元之间协同工作所产生的时间消耗，增加电路的复杂度。

发明内容

针对上述技术问题，本发明提供一种结构简单、成本低的易于硬件和软件实现的基于FPGA多路高清视频叠加方法。

本发明解决上述技术问题所采用的技术方案为：一种基于FPGA多路高清视频叠加方法，其包括以下步骤：

（1）多路高清视频源经过A/D芯片转换为数字信号进入FPGA，FPGA根据VESA标准采集各路视频的有效像素，各路视频分别经过一个FIFO进行时钟域转换处理，并统一到FPGA内部时钟下；

（2）CPU通过PCI总线控制FPGA内部的参数设置；

（3）在FPGA内部构建视频缩放模块，视频缩放模块根据CPU控制的各路视频缩放参数对各路视频进行缩放处理；

（4）分别把每路经缩放处理的视频缓存一帧的数据量至DDR3中；

（5）在FPGA内部构建VESA标准的行场同步模块，并根据该行场同步模块产生的行场信号从DDR3中读出各路视频数据，进行帧同步处理；

（6）在FPGA内部构建alhpa混合叠加模块，对视频进行叠加处理；

（7）进行叠加处理的视频经过D/A芯片进行视频输出。

作为优选，步骤（3）中，所述视频缩放模块采用数据抽样方法对原始视频进行缩放处理，使处理后的数据进入FIFO中，并转换数据输出格式。

作为优选，步骤（5）中，所述行场同步模块根据CPU对每路视频在叠加后输出视频中的位置参数值和背景视频选择，从DDR3中读出视频数据。

作为优选，步骤（6）中，视频叠加公式为I=I1α+I2(1-α)，其中I为叠加后输出的视频图像像素点的像素值,I1为背景视频图像像素点的像素值,I2为前景视频图像像素点的像素值，α∈[0,1]。

从以上技术方案可知，本发明通过CPU发送指令，可以调整前景视频在背景中的比例，调节前景在背景图像中的位置，可以选择任意一路视频作为背景，自由切换前景和背景视频，可以实现2-4路视频进行叠加，输出显示；除此之外还能扩展成4路以上的高清视频叠加，输出多路叠加视频，并且每路输出视频的叠加方式可以不同；本方法易于硬件和软件实现，成本低廉，灵活性强，系统体积小和功耗低。

附图说明

图1是本发明优选方式的示意图。

具体实施方式

下面结合图1详细介绍本发明的方法，其包括以下步骤：

（1）多路高清视频源经过A/D芯片转换为数字信号进入FPGA，FPGA根据VESA标准，利用行场同步信号，采集各路视频的有效像素，然后各路视频分别经过一个FIFO，利用时钟域转换模块进行时钟域转换处理，并统一到FPGA内部时钟下，为下一步写入DDR3做好准备。

（2）CPU通过PCI接口总线控制FPGA内部的参数设置，CPU通过PCI总线对FPGA发送命令，FPGA根据指令实现多路高清视频数据采集、缩放和叠加功能。

（3）在FPGA内部构建视频缩放模块，视频缩放模块根据CPU控制的各路视频缩放参数对各路视频进行缩放处理；视频缩放模块采用数据抽样方法对原始视频进行缩放处理，使处理后的数据进入FIFO中，并转换数据输出格式，从而满足DDR3的读写时序逻辑。

（4）分别把每路经缩放处理的视频通过DDR3控制器缓存一帧的数据量至DDR3分配好的内存中。