[发明专利]具有与晶体管长度脱钩的栅极硅长度的器件及其形成方法

说明书

技术领域

在一般情况下，本公开内容涉及在集成电路的半导体器件中触点的几何形状。本公开内容涉及，特别是保持晶体管长度时，具有与晶体管长度脱钩的栅极硅长度的器件结构。

背景技术

通过使用多个互连的场效应晶体管（FET），实现大多数当今的集成电路（IC），FET也称为金属氧化物半导体场效应晶体管（MOSFET），或简称为MOS晶体管。通常，通过形成在具有给定表面积的芯片上的数以百万计的MOS晶体管实施当今的集成电路。

在MOS晶体管中，通过通常设置在形成在MOS晶体管的源极和漏极之间的沟道区域上方的栅极控制流过沟道的电流，无论晶体管为PMOS晶体管或NMOS晶体管。对于控制MOS晶体管，施加电压到晶体管的栅极，而当施加的电压大于阈值电压，电流会流过沟道，所述阈值电压相当程度地依赖于晶体管的性能，如尺寸，材质等。

在努力构建具有更多数量的晶体管和更快的半导体器件的集成电路上，在半导体技术中朝着超大规模集成(ULSI）的趋势已导致大小不断降低的集成电路，因而缩小MOS晶体管的尺寸。在现今的半导体技术中，微电子器件的最小特征尺寸已经逼近深亚微米制度，以便满足对更快和更低功耗的微处理器和数字电路的需求，并且大体上，具有较高能量效率的半导体器件结构。通常由被确定为对于正在制造的器件的正常运行很重要的线或空间的宽度或长度尺寸表示临界尺寸（CD），而且，临界尺寸还决定了器件性能。

因此，IC性能的持续进步已使得IC设计者将CD推向更小的尺度，这允许增加IC结构的集成密度。很容易看出集成度取决于代表IC的核心建筑构件的MOS晶体管的尺寸。表征晶体管大小的一个重要参数是由接触聚间距（contacted poly pitch;CPP）表示，它表示源极触点和漏极触点之间的距离度量，或者测量晶体管的源极和漏极之间的间距。在当前的半导体技术中，CPP已经降低到约80nm。所述CPP的缩小伴随着栅极电极的CD，特别是，栅极电极长度的尺寸的缩放。在一个技术节点的栅极长度可粗略估计为CPP的四分之一。例如，192nm的CPP具有大约49nm的栅极CD，130nm的CPP具有大约32nm的栅极CD，并且113nm的CPP具有大约28nm的栅极CD。

图1显示中段（MEOL）制造过程期间的传统半导体器件，其中形成源极触点结构、漏极触点结构和栅极电极触点结构。

图1显示一个半导体基板100和布置在半导体基板100的表面上的两个栅极电极结构120和140。如图1中示意性地描绘，源极区域和漏极区域112、114和116形成在半导体基板100内在各个栅极电极结构120和140旁，并没有明确地示出源极和漏极扩展和晕区。栅极电极结构120包含栅极绝缘层124、栅极电极层126和形成在栅极电极层126上方的栅极硅化物164。在栅极电极结构120的每一侧形成有间隔体结构128。相应地，栅极电极结构140包含栅极绝缘层144、栅极电极层146和形成在栅极电极层146上的栅极硅化物168。在栅极电极结构140的每一侧形成有侧壁间隔体148。

栅极电极结构120的长度尺寸是由箭头122示意性地表示，并且基本上界定了在源极和漏极区域114和116之间延伸的沟道区域的长度。相应地，栅极电极结构140具有由箭头142示意性地表示的长度尺寸，并且基本上界定了在源极和漏极区域112和114之间延伸的沟道区域的长度。触点160示意性地表示用于接触包含栅极电极结构120和140之一的晶体管结构的源极和漏极的触点。所述触点被布置在源极或漏极区域114上。根据图1中的图示，将CPP示意性地描绘为源极和漏极区域114和116之间的间距。

在一个技术节点，CPP比变量更能表示出给定数量，因此，可从图1的图示理解到，CPP连同沟道长度122界定了在两个相邻栅极电极结构120和140之间触点160可座落的空间。例如在图1中表示的一个触点几何可以是由两个参数进一步参数化，如图1示意性地描绘的“a”和“b”。这里，参数“b”表征触点160和栅极电极结构120的栅极电极堆叠124和126之间的距离，以及参数“a”表征触点160和栅极硅化物126之间的距离。

参考图1，本领域技术人员可理解将CPP缩小到更小的尺寸会，首先，产生具有更小的参数“a”和“b”的触点几何。当着眼于更小的技术节点时，关于触点的几何会出现几个问题，并且这些问题在更小尺度会变得越来越重要。