[发明专利]高速CML锁存器

权利要求书

1.一种高速CML锁存器，其特征在于，所述CML锁存器包括跟随支路（200）、锁存支路（202）、电源管脚V、接地管脚G、第一负载电阻（218）、第二负载电阻（220）、反向输出节点Vout-、正向输出节点Vout+、反向时钟Vclk-、正向时钟Vclk+、正向输入信号Vin+、反向输入信号Vin-、尾电流源（216）、第七NMOS晶体管（222）；其中所述跟随支路（200）包括第一NMOS晶体管（204）、第二NMOS晶体管（206）、第三NMOS晶体管（212）；所述锁存支路（202）包括第四NMOS晶体管（214）、第五NMOS晶体管（208）、第六NMOS晶体管（210）；

所述第一负载电阻（218）一端连接所述电源管脚V，另一端连接反向输出节点Vout-；所述第二负载电阻（220）一端连接所述电源管脚V，另一端连接正向输出节点Vout+；所述第一NMOS晶体管（204），其栅极连接正向输入信号Vin+，漏极连接在所述反向输出节点Vout-；所述第二NMOS晶体管（206），其栅极连接反向输入信号Vin-，漏极连接在所述正向输出节点Vout+，源极与所述第一NMOS晶体管（204）的源极相连；第三NMOS晶体管（212），其栅极连接正向时钟Vclk+，漏极连接在所述第一NMOS晶体管（204）的源极以及所述第二NMOS晶体管（206）的源极；

第四NMOS晶体管（214），其栅极连接反向时钟Vclk-，源极连接所述第三NMOS晶体管（212）的源极；第五NMOS晶体管（208），其栅极连接所述正向输出节点Vout+，漏极连接所述反向输出节点Vout-，源极连接所述第四NMOS晶体管（214）的漏极；第六NMOS晶体管（210），其栅极连接所述反向输出节点Vout-，漏极连接所述正向输出节点Vout+，源极连接所述第四NMOS晶体管（214）的漏极；

所述第七NMOS晶体管（222），其栅极连接所述反向时钟Vclk-，漏极连接所述第三NMOS晶体管（212）的源极，源极连接所述接地管脚G；

所述尾电流源（216），其正极连接所述第三NMOS晶体管（212）的源极以及第四NMOS晶体管（214）的源极，负极连接在所述接地管脚G。

2.根据权利要求1所述的高速CML锁存器，其特征在于，所述反向时钟Vclk-为高电平时，所述正向时钟Vclk+为低电平，跟随支路（200）断开，锁存支路（202）导通，所述第七NMOS晶体管（222）导通，锁存支路（202）的电流值大于尾电流源（216）的电流值；所述正向时钟Vclk+为高电平时，所述反向时钟Vclk-为低电平，跟随支路（200）导通，锁存支路（202）断开，所述第七NMOS晶体管（222）不导通，跟随支路（200）的电流值等于尾电流源（216）的电流值。

3.根据权利要求1所述的高速CML锁存器，其特征在于，所述高速CML锁存器的最高工作频率为15.2GHz。