[发明专利]半导体装置以及半导体装置的制造方法无效
| 申请号： | 201410088960.8 | 申请日： | 2014-03-12 |
| 公开（公告）号： | CN104064523A | 公开（公告）日： | 2014-09-24 |
| 发明（设计）人： | 伊藤祥代 | 申请（专利权）人： | 株式会社东芝 |
| 主分类号： | H01L21/8247 | 分类号： | H01L21/8247;H01L27/115 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 徐冰冰;刘杰 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | |||
| 搜索关键词： | 半导体 装置 以及 制造 方法 | ||
1.一种半导体装置，具备：
存储单元，具备在半导体基板上相互隔开间隔而排列的多个字线和在上述排列的端部在与上述字线之间隔开间隔设置的选择晶体管；
伪栅极，构成为宽度尺寸比上述字线的在上述排列方向上的宽度尺寸大，且设置在上述字线的端部与上述选择晶体管之间；以及
层间绝缘膜，设置在包含上述字线、上述伪栅极及上述选择晶体管的区域的上方、以及相邻的各字线、上述伪栅极及上述选择晶体管之间，且在相邻的上述字线之间具有空洞。
2.根据权利要求1所述的半导体装置，其中，
上述伪栅极的宽度尺寸比上述选择晶体管的宽度尺寸小。
3.根据权利要求1所述的半导体装置，其中，
上述伪栅极的宽度尺寸为上述字线的上述排列方向上的间距以上、且为上述选择晶体管的宽度尺寸的1／2以下。
4.根据权利要求2所述的半导体装置，其中，
上述伪栅极的宽度尺寸为上述字线的上述排列方向上的间距以上、且为上述选择晶体管的宽度尺寸的1／2以下。
5.根据权利要求1所述的半导体装置，其中，
多个上述字线、上述选择晶体管以及上述伪栅极分别层叠地具备第一绝缘膜、浮动栅极、第二绝缘膜、控制电极，
上述伪栅极利用加工上述字线或者上述选择晶体管的蚀刻处理来加工。
6.根据权利要求2所述的半导体装置，其中，
多个上述字线、上述选择晶体管以及上述伪栅极分别层叠地具备第一绝缘膜、浮动栅极、第二绝缘膜、控制电极，
上述伪栅极利用加工上述字线或者上述选择晶体管的蚀刻处理来加工。
7.根据权利要求3所述的半导体装置，其中，
多个上述字线、上述选择晶体管以及上述伪栅极分别层叠地具备第一绝缘膜、浮动栅极、第二绝缘膜、控制电极，
上述伪栅极利用加工上述字线或者上述选择晶体管的蚀刻处理来加工。
8.根据权利要求4所述的半导体装置，其中，
多个上述字线、上述选择晶体管以及上述伪栅极分别层叠地具备第一绝缘膜、浮动栅极、第二绝缘膜、控制电极，
上述伪栅极利用加工上述字线或者上述选择晶体管的蚀刻处理来加工。
9.一种半导体装置的制造方法，具备：
在半导体基板上形成层叠地具备第一绝缘膜、浮动电极层、第二绝缘膜、控制电极层的层叠栅构造；
利用上述层叠栅构造的蚀刻处理在半导体基板上加工相互隔开间隔而排列的多个字线；
利用上述层叠栅构造的蚀刻处理加工设置在上述排列的端部的选择晶体管；
在加工上述字线或者上述选择晶体管时，在上述排列的端部的上述字线与上述选择晶体管之间，形成构成为宽度尺寸比上述字线的上述排列方向上的宽度尺寸大的伪栅极。
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H01L21-02 .半导体器件或其部件的制造或处理
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