[发明专利]成像传感器结构和方法

说明书

相关申请的交叉参考

本申请要求于2013年3月15日提交的标题为“STRUCTURE AND METHOD FOR3D CMOS IMAGE SENSOR”的美国临时申请61/799,822的权益，其全部内容结合于此作为参考。

本发明涉及以下共同转让的美国专利申请，其全部内容结合于此作为参考：于2013年12月30日提交的、发明人为Min-Feng Kao等人的、标题为“STRUCTURE AND METHOD FOR3D IMAGE SENSOR”的、序列号为14/143,848的美国专利申请。

技术领域

本发明一般地涉及半导体技术领域，更具体地涉及图像传感器结构及其制造方法。

背景技术

半导体集成电路（IC）工业经历了指数式增长。IC材料和设计的技术进步产生了多代IC，其中，每代都具有比前一代更小和更复杂的电路。在IC演进的过程中，在几何尺寸（即，可以使用制造工艺创建的最小组件或线）减小的同时，功能密度（即，单位芯片面积上的互连器件的数量）通常会增加。该按比例缩小工艺通常通过提高生产效率和降低相关成本提供益处。

作为一种应用，成像传感器包含在集成电路中。现有成像传感器在同一Si晶圆上具有逻辑和像素阵列，并且另一个晶圆仅是载体。在现有的成像传感器结构中可能会存在多个问题。在一个实例中，对图像传感器的工艺调整会影响逻辑电路面积。在另一个实例中，由于器件占用率，导致小像素布局经受低量子效率（QE）和满阱容量（FWC）。在又一个实例中，图像信号处理器（ISP）占用较大布局面积，导致每单位面积的低管芯总数量（gross die count）。

因此，需要用于成像传感器的结构及其制造方法，以解决上述问题。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于制造三维（3D）图像传感器结构的方法，包括：提供其中形成有图像传感器并且其中形成有第一互连结构的图像传感器衬底、以及其中形成有逻辑电路并且其中形成有第二互连结构的逻辑衬底；以所述第一互连结构和所述第二互连结构夹置在所述逻辑衬底和所述图像传感器衬底之间的构造，将所述逻辑衬底接合到所述图像传感器衬底；以及形成从所述逻辑衬底延伸到所述第一互连结构的导电部件，由此将所述逻辑电路电耦合至所述图像传感器。

在该方法中，形成所述导电部件包括：形成半导体通孔（TSV）部件。

在该方法中，形成所述TSV部件包括：在所述逻辑衬底上沉积抛光停止层；对所述抛光停止层、所述逻辑衬底、所述第二互连结构和所述第一互连结构执行蚀刻工艺，由此在其中形成沟槽；在所述沟槽的侧壁上形成衬里层；此后，用导电材料填充所述沟槽；以及对所述逻辑衬底执行化学机械抛光工艺，以去除多余的导电材料。

该方法进一步包括：在形成所述TSV部件之后，在所述逻辑衬底上形成钝化层。

在该方法中，形成所述钝化层包括：形成氮化硅层；以及形成所述衬里层包括：通过化学汽相沉积形成氧化硅层。

在该方法中，形成所述衬里层包括：通过化学汽相沉积形成氧化硅层；以及填充所述沟槽包括：通过物理汽相沉积形成铜晶种层，以及通过镀在所述沟槽中形成块状铜。

在该方法中，形成所述导电部件包括：形成后端深接触（BDCT）部件，所述后端深接触部件与所述第一互连结构中的第一金属线接触并且延伸穿过所述第二互连结构中的第二金属线。

该方法进一步包括：在将所述逻辑衬底接合到所述图像传感器衬底之后，使所述逻辑衬底减薄。

该方法进一步包括：在执行退火工艺之后并且在形成所述BDCT部件之前，对所述逻辑衬底执行抛光工艺，由此去除氧化硅层的一部分。

在该方法中，形成所述BDCT部件包括：在所述逻辑衬底上形成钝化层；将载体衬底接合到所述钝化层；以及使所述图像传感器衬底减薄。

根据本发明的另一方面，提供了一种图像传感器结构，包括：第一半导体衬底，具有多个成像传感器；第一互连结构，形成在所述第一半导体衬底上；第二半导体衬底，具有逻辑电路；第二互连结构，形成在所述第二半导体衬底上，其中，以所述第一互连结构和所述第二互连结构夹置在所述第一半导体衬底和所述第二半导体衬底之间的构造，将所述第一半导体衬底和所述第二半导体衬底接合在一起；以及半导体通孔（TSV）部件，从所述第一互连结构延伸到所述第二互连结构，由此将所述逻辑电路电耦合至所述图像传感器。