[发明专利]一种以太网数据和E1数据的转换与级联的FPGA实现方法

权利要求书

1.一种以太网数据和E1数据的转换与级联的FPGA实现方法，其特征在于：在FPGA内部分为4个模块，包括以太网接收模块、E1发送模块、E1接收模块和以太网发送模块；E1芯片包括两个端口，分别为上行端口、下行端口；连接在一起的以太网接收模块和E1发送模块为上行链路，连接在一起的E1接收模块和以太网发送模块为下行链路，以太网接收模块、以太网发送模块均与以太网芯片连接，E1发送模块、E1接收模块均与E1芯片中的上行端口、下行端口连接；

步骤1、以太网接收模块将以太网数据进行HDLC协议的转换；

处理以太网芯片发送出来的4位数据，去掉以太网数据的8字节帧头和4字节FCS校验位，对其余的4位数据进行并串转换；

步骤2、E1发送模块将经过HDLC协议转换过的帧进行E1的组帧，然后输出给E1芯片中的上行端口和下行端口,E1芯片接收到上行端口和下行端口发送的数据后，将两路E1帧结构的数据进行E1成帧处理，再分别从两路E1端口输出；

步骤3、E1接收模块对E1芯片发送过来的两路数据后进行E1帧头的帧同步检测，去掉E1帧头，得到两路HDLC帧，两路HDLC帧合路后发送给以太网发送模块；

步骤4、以太网发送模块将HDLC帧解帧，然后重新组成以太网帧，发送给以太网芯片。

2.根据权利要求1所述的一种以太网数据和E1数据的转换与级联的FPGA实现方法，其特征在于：所述步骤1实现过程如下，

用CRC16的协议计算出2个字节的校验位添加在每帧数据的最后，然后对得到的比特流数据进行发现连续的5个bit1在后面添加一个bit0操作，最后在帧头和帧尾都添加上01111110的字节，将有效数据和帧头区分开。

3.根据权利要求1或2所述的一种以太网数据和E1数据的转换与级联的FPGA实现方法，其特征在于：所述步骤4实现过程如下，

首先通过检测01111110帧头找到HDLC帧的帧头和帧尾，去掉01111110，然后进行5个连续bit1去掉后面的bit0操作，然后进行CRC16的校验，校验通过后去掉16个CRC校验bit，然后对所得的数据进行CRC32的计算得到32bit的FCS校验位，之后进行串并转换，并添加8个字节的以太网帧头。

4.根据权利要求1或2所述的一种以太网数据和E1数据的转换与级联的FPGA实现方法，其特征在于：所述步骤2中组帧的实现过程为：

将已转换为HDLC帧的数据写入FIFO，从FIFO读出数据的同时进行计数，每计数到248时，在此248bit的数据前加上8bit的E1帧头，同时对数据进行CRC4的计算；最初子复帧的帧头中存放CRC4的地方数据为0；然后每从FIFO读出一整个子复帧时，将得到的4bit的CRC校验码保留，存放在下一个子复帧帧头CRC4的存放处。

5.根据权利要求1或2所述的一种以太网数据和E1数据的转换和级联的FPGA实现方法，其特征在于：所述步骤3中去掉E1帧头的实现过程为：

对数据进行移位判定，当发现第一个疑似E1帧头数据时，此时对数据进行计数，计数256次之后，如果不是E1帧头，就重新进行帧头判定；如果还是E1帧头，连续3次计数256次后，还是E1帧头，此时帧同步，再将剩余的248bit的有效数据提取出。