[发明专利]数据转换器的有效时钟树

说明书

相关申请

本申请要求于2013年3月15日提交的美国临时专利申请No.61/792062的优先权，在此通过引用并入其全文。

技术领域

本发明涉及时钟分配设计，诸如有效时钟树。时钟分配器可用于高速数字模拟转换器（DAC），模拟到数字转换器（ADC），以及依次在继承电路中提供的时钟分配电路。

背景技术

高速时钟电路系统经常由外部提供时钟系统驱动。虽然高速组件通常运行在大约1-20GHz频率范围内，也可使用低至100MHz的频率或更高频率。在较高频率下，时序不匹配的要求更加严格。

时序不匹配已知发生在DAC中的单元之间。当DAC也用于模数转换器（诸如Σ-Δ模数转换器）时，所述时序不匹配的问题已知也发生在ADC中。因为每个单元在空间上被分离，所以很难向每个单元提供相同定时的时钟。DAC、ADC和其它电路（诸如，时钟芯片）的性能可以通过定时不匹配的错误被削弱。时钟分配中的这些错误可导致性能下降，诸如失真。

因此，发明人已确定本领域中需要提高时钟定时匹配的时钟分配系统。此外，本发明人已确定本领域中需要可支持更高速度转换器的时钟分配系统。

附图说明

图1示出了根据本发明示例实施例向多个组件分配时钟信号的示例定时电路。

图2示出了根据本发明示例实施例向多个组件分配时钟信号的示例单级定时电路。

图3示出了根据本发明示例实施例向多个组件分配时钟信号的示例N级定时电路。

图4示出了根据本发明示例实施例的示例时钟分配方法。

图5示出了根据本发明的另一示例实施例向多个组件分配时钟信号的示例定时电路。

图6示出了根据本发明的另一示例实施例向多个组件分配时钟信号的另一示例定时电路。

具体实施方式

本发明的实施例提供了一种集成电路的多级时钟分配电路。时钟分配电路可路由共同的时钟信号到多个时钟接收器电路。分配电路中的每级可包括多个缓冲器。至少一些或所有缓冲器的输出可以通过互联而连接到彼此。互连可以对准由互联缓冲器输出的时钟信号，并从而鼓励这些时钟信号同步。也可以连接其他级的时钟分配信号。

图1示出了根据本发明实施例的示例时钟树100。树100可以是多级的时钟分配系统，该系统传播共同的输入时钟CLK到多个时钟接收器130.0-130.n。示例两级树100被示于图1，它可包括多个第一级缓冲器110.0-110.n和多个第二级缓冲器120.0-120.n。互连115可以在第一级缓冲器110.0-110.n的输出端之间延伸。可替换地或另外地，互连125可以在第二级缓冲器120.0-120.n的输出之间延伸。

输入时钟信号可以直接连接到第一级缓冲器110.0-110.n，其分配时钟信号到第二级缓存器120.0-120.n。在每个缓冲级之后，时钟缓冲器输出可以由第一和第二互连线115、125短接到相同的级时钟缓冲器输出。提前于后续级，第一互连115短接第一级缓存器110.0-110.n的输出。类似地，提前于时钟信号接收器130.0-130.n，第二互连125短接第二级缓冲器的输出。

由于互连115短接缓冲器110.0-110.n，通过缓冲器110.0-110.n输出的时钟信号拉在一起并对准。同样，由于互连125短接缓冲器120.0-120.n，通过缓冲器120.0-120.n输出的时钟信号拉在一起并对准。因此，提供时钟平均化，削弱时序不匹配的错误，并降低时钟抖动。经过一级或多级，时钟信号对齐。此外，时钟驱动器（未示出）和整个系统的功率可以被降低。

此外，每个时钟信号接收器130.0-130.n（或其它负载电路）的驱动负荷可变化，以及缓冲器和相应的时钟接收器可以被调谐到对方。例如，缓冲器大小可适于匹配相应的负载（即，接收器时钟负载）。