[发明专利]半导体装置

说明书

本申请是申请号为201080013440.0、申请日为2010年03月23日、发明名称为“半导体装置”的发明专利申请的分案申请。

技术领域

本发明涉及具备晶体管的半导体装置。

背景技术

SiC(碳化硅)半导体在绝缘击穿耐性和热传导率等方面较为优异，作为适合用于混合动力汽车的逆变器等的半导体备受关注。

例如，使用了SiC半导体的逆变器具有MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。这种SiC半导体装置包括SiC基板、在SiC基板上层叠的N型SiC外延层。在SiC外延层的表层部，彼此空出间隔形成多个P型的主体区域(阱区域)。在各主体区域的表层部，与主体区域的周缘空出间隔形成N型的源极区域。在SiC外延层上，形成由N型多晶硅(掺杂了N型杂质之后的多晶硅)构成的栅极电极。栅极电极隔着栅极氧化膜与主体区域的周缘和源极区域的周缘之间的区域(沟道区域)对置。在源极区域的内侧，P⁺型的主体接触区域在深度方向贯穿源极区域形成。

在SiC外延层上，形成层间绝缘膜。栅极电极被层间绝缘膜覆盖。在层间绝缘膜上，形成源极电极。源极电极经由在层间绝缘膜上选择性形成的接触孔连接于源极区域和主体接触区域。

在源极电极接地，对在SiC基板的背面形成的漏极电极被施加正电压的状态下，通过对栅极电极施加阈值以上的电压，由此在主体区域中的与栅极氧化膜的界面附近形成沟道，在源极电极与漏极电极之间流过电流。

专利文献1：JP特开2002-100771号公报

专利文献2：JP特开2007-66959号公报

在这种半导体装置中，通过元件间距(cell pitch)和栅极的微细化，能够降低MOSFET的导通阻抗。不过，随着元件间距的微细化，彼此相邻的主体区域间的间隔变小，由于从主体区域与SiC外延层(漂移区域)之间的界面展宽的耗尽层，该主体区域间的电流路径变窄。因此，所谓的寄生JFET电阻增大。因而，通过微细化来降低导通电阻受到限制。

此外，为了改善MOSFET的导通电阻(沟道迁移率)，只要降低形成沟道的主体区域的表面附近的P型杂质浓度即可。但是，当降低主体区域的表面附近的P型杂质浓度时，在MOSFET截止的状态下(栅极电压=0V)，在源极电极与漏极电极之间流过的漏极泄露电流增大。为此，在现有的SiC半导体装置中，当SiC半导体装置处于150℃以上的高温时，将会流过几百μA的漏极泄露电流。

此外，仅仅是在源极区域和主体接触区域的表面直接接触源极电极的金属材料(例如，Al(铝))，无法得到欧姆接触，或者其接触界面的电阻(接触电阻)非常大。

因此，本发明者为了获得低电阻的欧姆接触，研究出了如下的方法，在源极区域和主体接触区域上蒸镀含有关键元素(例如，Ni(镍)、Al等)的欧姆金属之后，在1000℃的高温下进行热处理(PDA：Post Deposition Anneal)从而形成反应层，在欧姆金属(反应层)上形成源极电极。然而，在该方法中，由于需要1000℃的高温下的热处理，因此制造成本变高。

发明内容

本发明的目的在于提供一种超越通过微细化来降低导通电阻的限制，从而进一步降低导通电阻的半导体装置。

此外，本发明的另一目的在于提供一种能够降低导通电阻和漏极泄露电流双方的半导体装置。

此外，本发明的再一目的在于提供一种不必进行热处理就能够获得低电阻的欧姆接触的半导体装置。

用于实现上述目的的本发明的半导体装置包括：第1导电型的半导体层；第2导电型的多个主体区域，在从所述半导体层的表面至厚度方向的中间部的区域，在与所述厚度方向垂直的方向空出间隔形成；第1导电型源极区域，在各主体区域的表层部，与所述主体区域的周缘空出间隔形成；栅极绝缘膜，在所述半导体层上形成；和栅极电极，在所述栅极绝缘膜上形成，在所述半导体层中，通过从其表面向下挖掘，形成横跨在彼此相邻的2个所述源极区域之间的槽，由所述栅极绝缘膜覆盖所述槽的内面，所述栅极电极具有与所述半导体层的表面对置的表面对置部以及在所述槽中埋设的埋设部。

在该半导体装置中，在半导体层(漂移区域)与源极区域之间施加电压的状态下，栅极电极的电位(栅极电压)被控制，由此在半导体层中的与栅极绝缘膜的界面附近形成沟道，从而在半导体层中流过电流。