[发明专利]ESD保护电路

说明书

技术领域

本发明是关于一种ESD保护电路。

背景技术

传统的侧向扩散型金属氧化物半导体(LDMOS)是在高电压制程中作为ESD保护装置，然而，LDMOS在本质上具有一些不良特性，例如，强突返效应(snapback effect)或基极推出(base push out)，其会负向地影响或降低其ESD效能。这些负向特性影响集成电路的操作，并进而使其产生缺陷。

发明内容

本发明是关于一种精巧型ESD保护装置，其具有良好的ESD效能，并因此能避免内部电路的损坏，且与此同时具有高闩锁免疫性(latch up immunity)。

实施例大致上是关于半导体装置。在一个实施例中，揭露一种装置。该装置包含定义有装置区域的基板。该装置区域包含具有晶体管的ESD保护电路。该晶体管包含具有第一和第二侧的栅极、邻近该栅极的该第一侧的第一扩散区域、以及离开该栅极的该第二侧的第二扩散区域。该第一和第二扩散区域包含第一极性的掺质。该装置包含涵盖该装置区域的第一装置井、以及设置在该第一装置井内的第二装置井。该第二装置井涵盖该第一扩散区域和至少一部分该栅极，而没有涵盖该第二扩散区域。该装置进一步包含设置于该第二装置井内的第三井、以及涵盖该第二扩散区域并且延伸至该栅极下方的漏极井。

在另一个实施例中，提出一种具有基板的装置，该基板定义有装置区域。该装置区域包含具有晶体管的ESD保护电路。该晶体管包含具有第一和第二侧的栅极、邻近该栅极的该第一侧而设置的第一扩散区域、以及离开该栅极的该第二侧的第二扩散区域。该装置包含涵盖该装置区域的第一装置井、以及设置在该第一装置井内的第二装置井。该第二装置井涵盖该第一扩散区域和至少一部分该栅极。该装置也包含设置在该第二装置井内的第三井、以及具有第一极性的掺质的漏极井，该漏极井涵盖该第二扩散区域并且延伸至该栅极下方。

此处所揭露的实施例的这些和其它优点和特征，在参考接下来的描述和伴随的图式后，将变得明显。此外，将了解到此处所描述的各种实施例的特征并非互相排斥，而是可存在于不同组合和排列中。

附图说明

于附图中，不同视图中相似的组件符号大致上关于相同的部件。同样地，附图不一定是按比例绘制的，而是将重点放在说明本发明的原理。于以下描述中，参考以下附图来说明本发明的各种实施例，其中：

图1a-图1b显示装置的不同实施例的剖面图；以及

图2显示装置的实施例的传输线脉冲(TLP测量)与传统LDMOS的TLP测量的比较。

具体实施方式

实施例大致上是关于半导体装置。针对该装置提供ESD电路。举例来说，该ESD电路可使用在高电压应用或装置中。举例来说，该ESD电路，可使用在8-12V应用中。如下方所描述的，该ESD电路适用使用在例如0.18μm、12V的双极(bipolar)CMOS DMOS(BCD)制程所产生的装置中。也可使用其它适当类型的制程。举例来说，ESD电路在ESD事件期间启动，以消耗ESD电流。举例来说，该装置可为任何型式的半导体装置，例如，集成电路(IC)。举例来说，这种装置可并入至独立型装置或IC中，例如，微控制器或系统单芯片(SoCs)。该装置或IC可并入至或与例如电子装置一起使用，该电子装置例如为扬声器、计算机、手机、和个人数字助理(PDA)。

图1a-1b显示装置100a和100b的不同实施例的剖面图。如图所示，提供基板105。举例来说，该基板为半导体基板，例如硅基板。在一个实施例中，该基板可为p-型掺杂基板。举例来说，该p-型掺杂基板为轻度p-型掺杂基板。也可使用其它类型的半导体基板，包含掺杂其它类型的掺质或浓度或没有掺杂。举例来说，该基板可为硅锗、锗、砷化镓、或绝缘体上结晶(COI)，例如绝缘体上硅(SOI)。该基板可为掺杂的基板。

该装置可包含具有不同掺质浓度的掺杂区域或井。举例来说，该装置可包含重度掺杂、中度掺杂、和轻度掺杂区域。该掺杂区域可指定为x^-、x和x⁺，其中，x是指掺杂的极性，例如p是用于p-型，而n是用于n-型，并且：

x^-=轻度掺杂；

x=中度掺杂；以及

x⁺=重度掺杂。